存储器件和包括该存储器件的半导体器件的制作方法
1.本公开涉及一种存储器件和包括该存储器件的半导体器件。
背景技术：
2.诸如动态随机存取存储器件(dram)的非易失性存储器件可以将数据存储在单元电容器中。数据可以以电荷的形式存储在单元电容器中，并且存储在单元电容器中的电荷可能会随着时间的推移而丢失。因此，可以在存储在单元电容器中的电荷完全丢失之前使用感测/放大和重写数据的刷新操作。
技术实现要素：
3.本公开的实施例提供了一种能够分散功率噪声和/或热量从而提高产品可靠性的存储器件。
4.本公开的实施例还提供了一种包括能够分散功率噪声和/或热量从而提高产品可靠性的存储器件的半导体器件。
5.然而，本公开的实施例不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员而言将变得更加清楚。
6.根据本公开的实施例，存储器件包括：堆叠的多个存储芯片，其中，存储芯片中的每一个包括存储单元阵列，该存储单元阵列包括多个存储单元行；芯片标识符生成器，被配置为生成指示存储芯片中的每一个的芯片标识符的芯片标识符信号；刷新计数器，被配置为响应于刷新命令生成用于刷新存储单元行的目标行地址；以及目标行地址生成器，被配置为：接收芯片标识符信号和目标行地址，并且基于芯片标识符信号输出目标行地址和将目标行地址反相而获得的反相目标行地址之一作为刷新行地址，并对与刷新行地址相对应的存储单元行执行刷新操作。
7.根据本公开的上述和其他实施例，存储器件包括第一存储芯片和第二存储芯片，第一存储芯片和第二存储芯片中的每一个包括多个存储单元行，其中，第一存储芯片被配置为响应于刷新命令对与第一刷新行地址相对应的第一存储单元行执行刷新操作，并且第二存储芯片被配置为：在第一存储芯片对第一存储单元行执行刷新操作时，响应于刷新命令，对与第二刷新行地址相对应的第二存储单元行执行刷新操作，第二刷新行地址与第一刷新行地址不同。
8.根据本公开的上述和其他实施例，半导体器件包括：存储控制器，提供模式寄存器设置命令和刷新命令；以及存储器件，包括堆叠的多个存储芯片，存储芯片中的每一个包括多个存储单元行和刷新计数器，刷新计数器被配置为响应于刷新命令生成用于刷新存储单元行的目标行地址，其中，模式寄存器设置命令包括用于在响应于刷新命令而执行的刷新操作期间通过将目标行地址反相或者不反相，将目标行地址转换为刷新行地址的设置值，并且存储芯片中的每一个被配置为：响应于模式寄存器设置命令将设置值存储在模式寄存
器中，并且响应于刷新命令对与目标行地址和反相目标行地址之一相对应的存储单元行执行刷新操作，其中，反相目标行地址是通过基于设置值将目标行地址反相而获得的。
9.其它特征和实施例可以通过以下详细描述、附图和权利要求变得显而易见。
附图说明
10.通过参考附图详细描述本公开的实施例，本公开的以上和其他实施例和特征将变得更清楚，在附图中：
11.图1是根据本公开的一些示例实施例的半导体器件的框图；
12.图2是图1的示例存储器件的框图；
13.图3是图2的示例存储器管芯的框图；
14.图4是图3的示例刷新地址生成器的框图；
15.图5和图6是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
16.图7和图8是图3的示例存储电路的框图；
17.图9是图1的另一示例存储器管芯的框图；
18.图10是图9的示例存储体地址生成器的框图；
19.图11是图9的另一示例存储体地址生成器的框图；
20.图12和图13是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
21.图14和图15是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
22.图16是图9的示例存储电路的框图；
23.图17是图9的另一示例存储电路的框图；
24.图18是根据本公开的一些示例实施例的存储器管芯的框图；
25.图19是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
26.图20是根据本公开的一些示例实施例的半导体器件的框图；以及
27.图21是根据本公开的一些示例实施例的半导体器件的框图。
具体实施方式
28.图1是根据本公开的一些示例实施例的半导体器件的框图。
29.参照图1，半导体器件1可以包括存储控制器10和存储器件20。
30.存储控制器10和存储器件20中的每一个可以包括用于存储控制器10和存储器件20之间的通信的接口。存储控制器10和存储器件20的接口可以经由控制总线11和数据总线12连接，控制总线11用于传输命令cmd、地址addr和时钟信号clk，数据总线12用于传输数据。命令cmd可以被认为包括地址addr。存储控制器10可以向存储器件20提供例如刷新命令或用于设置存储器件20的模式寄存器的命令。
31.存储控制器10可以生成(或被配置为生成)用于控制存储器件20的命令cmd，并且可以在存储控制器10的控制下将数据“data”写入存储器件20，或从存储器件20读取数据“data”。
32.图2是图1的存储器件的框图。图3是图2的示例存储器管芯的框图。
33.参照图2，存储器件20可以是堆叠存储器件，其包括缓冲器管芯100和多个存储器管芯(200a至200n，其中，n是2或更大的自然数)。存储器件20可以是堆叠和封装缓冲器管芯
100和存储器管芯(200a至200n)的器件。存储器管芯(200a至200n)可以堆叠在缓冲器管芯100上，并且可以电连接到缓冲器管芯100。存储器管芯(200a至200n)和缓冲器管芯100可以经由例如硅通孔(tsv)电连接。存储器管芯(200a至200n)也可以被称为存储芯片。
34.缓冲器管芯100可以与存储控制器10通信。存储器管芯(200a至200n)中的每一个可以是具有多个dram单元的dram，例如，双倍数据速率同步dram(ddr sdram)、低功率双倍数据速率(lpddr)同步dram(sdram)、图形双倍数据速率(gddr)sdram、或rambus dram(rdram)。
35.存储器管芯(200a至200n)可以分别包括芯片标识符(cid)生成器(300a至300n)。cid生成器(300a至300n)可以生成(或被配置为生成)存储器管芯(200a至200n)的cid，即，第一cid“cid1”至第n cid“cidn”。
36.参照图3，cid生成信号s_cid可以是m比特信号(其中，m是自然数)，并且cid生成器(300a至300n)可以包括加法器。第一cid生成器300a可以通过将一比特添加到m比特长的cid生成信号s_cid来生成(或被配置为生成)第一cid“cid1”，并且第n cid生成器300n可以通过将一比特添加到第(n-1)cid“cidn-1”来生成(或被配置为生成)第n cid“cidn”。备选地，cid发生器(300a至300n)可以包括存储第一cid“cid1”至第n cid“cidn”的熔丝电路。第一cid生成器300a可以存储(或被配置为存储)第一cid“cid1”，并且第n cid生成器300n可以存储(或被配置为存储)第n cid“cidn”。
37.参照图3，存储器管芯200a_1可以包括控制逻辑210、地址寄存器220、存储体控制逻辑230、行地址多路复用器240、刷新计数器242、刷新地址生成器244、列地址锁存器250、存储体行解码器260、列解码器270、存储单元阵列280、感测放大器单元285、输入/输出门电路290、数据输入/输出缓冲器295、cid发生器300和存储电路400。
38.存储器管芯(200a至200n)可以与存储器管芯200a_1基本相同。
39.存储单元阵列280可以包括多个存储体阵列(280a至280h)。图8示出了存储单元阵列280包括八个存储体阵列，但本公开不限于此。即，存储器管芯200a_1可以包括任意数量的存储体阵列。
40.存储体阵列(280a至280h)中的每一个可以包括多个字线wl、多个位线btl以及形成在字线wl和位线btl之间的交叉处的多个存储单元mc。
41.行地址多路复用器240可以包括分别连接到存储体阵列(280a至280h)的多个存储体行解码器(260a至260h)，列解码器270可以包括分别连接到存储体阵列(280a至280h)的多个列解码器(270a至270h)，并且感测放大器单元285可以包括分别连接到存储体阵列(280a至280h)的多个感测放大器(285a至285h)。
42.地址寄存器220可以从存储控制器10接收(或被配置为接收)地址addr，该地址包括存储体地址bank_addr、行地址row_addr和列地址col_addr。地址寄存器220可以向存储体控制逻辑230提供存储体地址bank_addr，向行地址多路复用器240提供行地址row_addr，并且向列地址锁存器250提供列地址col_addr。
43.存储体控制逻辑230可以响应于存储体地址bank_addr生成(或被配置为生成)存储体控制信号。与存储体地址bank_addr相对应的存储体行解码器(260a至260h)之一和与存储体地址bank_addr相对应的存储体列解码器(270a至270h)之一可以响应于存储体控制信号而被激活。
44.刷新计数器242可以根据(或基于)来自控制逻辑210的控制信号ref顺序地输出目标行地址ref_addr。响应于从存储控制器10接收到刷新命令，控制逻辑210可以生成(或被配置为生成)控制信号ref，并且可以向刷新计数器242提供控制信号ref。刷新命令可以是给出指令以刷新所有存储体阵列280a至280d的全存储体刷新命令。备选地，刷新命令可以是给出指令以刷新存储体阵列280a至280d中的每一个的每存储体刷新命令。
45.刷新地址生成器244可以接收(或被配置为接收)目标行地址ref_addr、cid以及cid中的每一个的目标行地址ref_addr的设置值ifs_r。刷新地址生成器244可以基于cid和cid中的每一个的目标行地址ref_addr的设置值ifs_r，输出(或被配置为输出)目标行地址ref_addr或通过将目标行地址ref_addr反相而获得的反相目标行地址作为刷新行地址rra。即，响应于存储器件20从存储控制器10接收刷新命令，刷新地址生成器244可以输出(或被配置为输出)目标行地址ref_addr或反相目标行地址作为刷新行地址rra。
46.存储电路400可以基于设置信息if_r存储(或被配置为存储)cid中的每一个的目标行地址ref_addr的设置值ifs_r。稍后将参照图7和图8描述存储电路400。
47.行地址多路复用器240可以从地址寄存器220接收(或被配置为接收)行地址row_addr，并且可以从刷新地址生成器244接收(或被配置为接收)刷新行地址rra。行地址多路复用器240可以选择性地输出(或被配置为选择性地输出)行地址row_addr或刷新行地址rra作为行地址ra。然后，可以将行地址ra应用于存储体行解码器(260a至260h)中的每一个。
48.由存储体控制逻辑230激活的存储体行解码器可以对从行地址多路复用器240输出的行地址ra执行解码，并且可以激活与解码的行地址相对应的字线wl。例如，由存储体控制逻辑230激活的存储体行解码器可以将字线驱动电压施加到与解码的行地址相对应的字线。
49.列地址锁存器250可以从地址寄存器220接收(或被配置为接收)列地址col_addr，并且可以临时存储列地址col_addr。列地址锁存器250可以在突发模式中递增地提高列地址col_addr。列地址锁存器250可以将临时存储的列地址或递增的列地址施加到列解码器(270a至270h)中的每一个。
50.由存储体控制逻辑230激活的存储体行解码器可以经由输入/输出门电路290激活与存储体地址bank_addr和列地址col_addr相对应的感测放大器。
51.输入/输出门电路290可以包括用于选通输入/输出数据的电路、输入数据掩码逻辑、用于存储从存储体阵列(280a至280h)输出的数据的读数据锁存器、以及用于将数据写入存储体阵列(280a至280h)的写入驱动器。
52.从存储体阵列(280a至280h)之一读取的数据dq可以由与从中读取数据dq的存储体阵列相对应的感测放大器(285a至285h)之一感测，并且可以存储在读数据锁存器中。然后，可以经由数据输入/输出缓冲器295向存储控制器10提供数据dq。
53.可以向输入/输出门电路290提供要写入存储体阵列(280a至280h)之一的数据dq，并且输入/输出门电路290可以经由写入驱动器将数据dq写入与要写入数据dq的存储体阵列相对应的存储体阵列(280a至280h)之一。
54.控制逻辑210可以控制存储器管芯200a_1的操作。例如，控制逻辑210可以生成(或被配置为生成)控制信号，使得存储器管芯200a_1可以执行(或被配置为执行)写入操作或
读取操作。控制逻辑210可以包括对从存储控制器10接收到的命令cmd执行解码的命令解码器211以及用于基于模式寄存器组mrs设置存储器管芯200a_1的操作模式的模式寄存器212。
55.图4是图3的示例刷新地址生成器的框图。
56.参照图3和图4，设置值ifs_r可以包括第一目标行地址ref_addra至第m目标行地址ref_addrm的第一组设置值(ref_addra_a至ref_addra_n)至第m组设置值(ref_addrm_a至ref_addrm_n)，第一目标行地址ref_addra至第m目标行地址ref_addrm对应于存储器管芯(200a至200n)中的每一个的第一存储单元行至第m存储单元行(或第一字线至第m字线)。例如，设置值ref_addra_a可以是与第一存储器管芯200a的第一存储单元行相对应的第一目标行地址ref_addra的设置值，并且设置值ref_addrm_n可以是与第n存储器管芯200n的第m存储单元行相对应的第m目标行地址ref_addrm的设置值。即，可以为存储器管芯(200a至200n)中的每一个(即，为cid中的每一个)设置设置值ifs_r。
57.刷新地址生成器244可以包括多个多路复用器(245_a至245_m)和多个反相器(246_a至246_m)。例如，多路复用器(245_a至245_m)和多个反相器(246_a至246_m)的数量可以与例如包括在存储器管芯(200a至200n)中的每一个中的存储单元行的数量相同。
58.多路复用器(245_a至245_m)中的每一个可以选择cid中的每一个的设置值ifs_r之一，并且可以输出(或被配置为输出)所选的设置值作为多个中间信号(sa至sm)之一。多路复用器(245_a至245_m)之一可以接收(或被配置为接收)为一个特定目标行地址的cid中的每一个设置的设置值ifs_r，并且可以输出(或被配置为输出)接收到的特定目标行地址的设置值。
59.例如，第m多路复用器245_m可以选择(或被配置为选择)与存储器管芯(200a至200n)的第m存储单元行相对应的第m目标行地址ref_addrm的设置值ref_addrm_a至ref_addrm_n之一，并且可以输出(或被配置为输出)所选的设置值作为第m中间信号sm。第m多路复用器245_m可以基于第n cid“cidn”输出(或被配置为输出)与第n存储器管芯200n的第m存储单元行相对应的第m目标行地址ref_addr的设置值ref_addrm_n作为第m中间信号sm。
60.反相器(246_a至246_m)可以根据(或基于)中间信号(sa至sm)输出(或被配置为输出)目标行地址ref_addr或反相目标行地址作为刷新行地址(rraa至rram)。例如，反相器(246_a至246_m)可以对中间信号(sa至sm)和目标行地址ref_addr执行(或被配置为执行)xor运算。
61.例如，如果中间信号(sa至sm)为逻辑高，则可以输出反相目标行地址作为刷新行地址(rraa至rram)，并且如果中间信号(sa至sm)为逻辑低，则可以输出目标行地址ref_addr作为刷新行地址(rraa至rram)。换句话说，如果设置值ifs_r为逻辑高，则可以输出反相目标行地址作为刷新行地址(rraa至rram)，并且如果设置值ifs_r为逻辑低，则可以输出目标行地址ref_addr作为刷新行地址(rraa至rram)。即，设置值ifs_r可以是用于确定是否将目标行地址ref_addr反相的值。
62.图5和图6是用于说明根据本公开的一些示例实施例的存储器件的操作的框图。
63.参照图5和图6，存储器件20可以包括第一存储器管芯200a至第四存储器管芯200d。第一存储器管芯200a至第四存储器管芯200d可以分别具有第一cid至第四cid(“cid00”、“cid01”、“cid10”和“cid11”)。
64.假设第一存储器管芯200a至第四存储器管芯200d响应于刷新命令的接收正在对其第一存储体阵列280a执行刷新操作，并且刷新计数器242输出与第一存储器管芯200a至第四存储器管芯200d的第二存储单元行相对应的第二目标行地址ref_addr01。
65.多路复用器245可以基于每个cid“cid[1:0]”输出(或被配置为输出)第二目标行地址ref_addr01的设置值ref_addr01_00至ref_addr01_11之一作为中间信号s。
[0066]
反相器246可以通过对从刷新计数器242输出的第二目标行地址ref_addr01和中间信号s执行xor运算来输出(或被配置为输出)刷新行地址rra。
[0067]
例如，第一cid“cid00”的设置值ref_addr01_00和第三cid“cid10”的设置值ref_addr01_10可以为逻辑低，并且第二cid“cid01”的设置值ref_addr01_01和第四cid“cid11”的设置值ref_addr01_11可以为逻辑高。即，与第一存储器管芯200a至第四存储器管芯200d的第二存储单元行相对应的第二目标行地址ref_addr01可以被设置为反相，以用于第二存储器管芯200b和第四存储器管芯200d的第二存储单元行。因此，第一存储器管芯200a和第三存储器管芯200c可以接收(或被配置为接收)第二目标行地址ref_addr01作为刷新行地址rra01，并且第二存储器管芯200b和第四存储器管芯200d可以接收(或被配置为接收)通过将第二目标行地址ref_addr01反相而获得的反相第二目标行地址作为刷新行地址rra10。即，第一存储器管芯200a和第三存储器管芯200c可以从第二存储器管芯200b和第四存储器管芯200d接收(或被配置为接收)不同的刷新行地址。
[0068]
第一存储器管芯200a和第三存储器管芯200c可以对其与刷新行地址rra01相对应的存储单元行执行(或被配置为执行)刷新操作，并且第二存储器管芯200b和第四存储器管芯200d可以对其与刷新行地址rra10相对应的存储单元行执行(或被配置为执行)刷新操作。因此，执行刷新操作的第一存储器管芯200a的存储单元行可以不与执行刷新操作的第二存储器管芯200b的存储单元行重叠，并且执行刷新操作的第三存储器管芯200c的存储单元行可以不与执行刷新操作的第四存储器管芯200d的存储单元行重叠。即，执行刷新操作的一对相邻的存储器管芯的存储单元行可以不彼此重叠。这里，术语“一对相邻的存储器管芯”是指两个存储器管芯，它们之间没有插入的存储器管芯。
[0069]
例如，与第一存储器管芯200a的刷新行地址rra01相对应的存储单元行可以是第一存储体阵列280a中从最上面的存储单元行(例如，与刷新行地址rra11相对应的存储单元行)开始的第k存储单元行，并且与第二存储管芯200b的刷新行地址rra10相对应的存储单元行可以是第一存储体阵列280a中从最下面的存储单元行(例如，与刷新行地址rra00相对应的存储单元行)开始的第k存储单元行。与第一存储器管芯200a的刷新行地址rra01相对应的存储单元行可以是第一存储体阵列280a中从最上面的存储单元行开始的第二存储单元行，并且与第二存储管芯200b的刷新行地址rra10相对应的存储单元行可以是第一存储体阵列280a中从最下面的存储单元行开始的第二存储单元行。与第一存储器管芯200a的刷新行地址rra01相对应的存储单元行和与第二存储器管芯200b的刷新行地址rra10相对应的存储单元行可以相对于平行于第一存储体阵列280a中的存储单元行延伸的第一存储体阵列280a的中心线彼此重叠。
[0070]
例如，与第一存储器管芯200a的刷新行地址rra01相对应的存储单元行可以和与第三存储器管芯200c的刷新行地址rra01相对应的存储单元行重叠，并且与第二存储器管芯200b的刷新行地址rra10相对应的存储单元行可以和与第四存储器管芯200d的刷新行地
址rra10相对应的存储单元行重叠。
[0071]
堆叠多个存储器管芯的存储器件可能容易受到功率噪声或热量的影响。具体地，当存储器件执行刷新操作时，可以刷新存储管芯中的每一个中的相同存储体阵列中的相同存储单元行，使得可以生成大量的功率噪声和热量。
[0072]
相反，存储器件20可以控制第一存储管芯200a至第四存储管芯200d的计数行地址中的每一个。存储器件20可以确定是否将第一存储管芯200a至第四存储管芯200d的计数行地址中的每一个反相，并且可以通过将第一存储器管芯200a至第四存储器管芯200d的计数行地址反相或不反相来生成(或被配置为生成)刷新行地址。存储器件20可以生成(或被配置为生成)存储管芯200a至200d的计数行地址的刷新存储体地址，使得可以分散来自存储管芯的功率噪声和热量。具体地，与向一对相邻的存储器管芯提供的相同刷新行地址相对应的存储单元行可以被配置为彼此不重叠。因此，即使第一存储器管芯200a至第四存储器管芯200d被堆叠，也可以适当地分散功率噪声和热量。
[0073]
图7和图8是图3的示例存储电路的框图。
[0074]
参照图7，存储电路400_1可以被实现为熔丝阵列或反熔丝阵列。熔丝阵列或反熔丝阵列可以包括多个熔丝的阵列或多个反熔丝的阵列。
[0075]
例如，在熔丝或反熔丝由外部激光设备编程的情况下，设置值ifs_r可以由熔丝或反熔丝以非易失方式存储。
[0076]
在另一示例中，在熔丝或反熔丝由电信号(例如，高压信号)编程的情况下，设置值ifs_r可以通过来自存储器件20的制造商的输入以易失性方式存储，或者可以在存储器件20释放之后通过来自用户的输入以非易失性方式存储。
[0077]
参照图8，存储电路400_2可以被实现为模式寄存器212。设置值ifs_r可以根据(或基于)从用户输入的设置信息if_r存储在模式寄存器212中。在存储器件20的初始操作期间，设置值ifs_r可以作为模式寄存器设置(mrs)代码提供给刷新地址生成器244。备选地，响应于从存储控制器10接收到用于设置模式寄存器212的命令，设置值ifs_r可以存储在模式寄存器212中。例如，设置值ifs_r可以响应于接收到双倍数据速率4(ddr4)mrs命令或双倍数据速率5(ddr5)模式寄存器写入(mrw)命令而存储在模式寄存器212中。
[0078]
图9是图1的另一示例存储器管芯的框图。图10是图9的示例存储体地址生成器的框图。为方便起见，下文将描述图9的存储器管芯，主要集中于图2的存储器管芯。
[0079]
参照图9的存储器管芯200a_2，刷新计数器242可以根据(或基于)来自控制逻辑210的控制信号顺序地输出目标行地址ref_addr，并且行地址多路复用器240可以从刷新计数器242接收(或被配置为接收)目标行地址ref_addr。行地址多路复用器240可以选择性地输出(或被配置为选择性地输出)行地址row_addr或目标行地址ref_addr作为行地址ra。
[0080]
存储器管芯200a_2还可以包括存储体地址生成器234。存储体地址生成器234可以接收(或被配置为接收)存储体地址bank_addr、cid和用于cid中的每一个的存储体地址bank_addr的设置值ifs_b。存储体地址生成器234可以基于cid和用于cid中的每一个的存储体地址bank_addr的设置值ifs_b，输出(或被配置为输出)存储体地址bank_addr或通过将存储体地址bank_addr反相而获得的反相存储体地址作为刷新存储体地址rba。存储体控制逻辑230可以响应于刷新存储体地址rba生成(或被配置为生成)存储体控制信号。
[0081]
参照图9和图10，选择电路225可以设置在地址寄存器220和存储体地址生成器234
之间。选择电路225可以从地址寄存器220接收(或被配置为接收)存储体地址bank_addr，并且可以根据(或基于)控制信号ref向存储体地址生成器234和存储体控制逻辑230之一提供存储体地址bank_addr。
[0082]
响应于从存储控制器10接收到刷新命令，控制逻辑210可以生成(或被配置为生成)控制信号ref，并且可以向选择电路225提供控制信号ref。刷新命令例如可以是给出指令以刷新多个存储体阵列(280a至280h)中的每一个的每存储体刷新命令。如果接收到控制信号ref，则选择电路225可以向存储体地址生成器234提供存储体地址bank_addr，并且如果没有接收到控制信号ref，则可以向存储体控制逻辑230提供存储体地址bank_addr。
[0083]
备选地，选择电路225可以设置在存储体地址生成器234和存储体控制逻辑230之间。如果接收到控制信号ref，则选择电路225可以向存储体控制逻辑230提供刷新存储体地址rba，并且如果没有接收到控制信号ref，则可以向存储体控制逻辑230提供存储体地址bank_addr。
[0084]
存储电路400可以存储(或被配置为存储)用于cid中的每一个的存储体地址bank_addr的设置值ifs_b。稍后将参照图16和图17描述存储电路400。
[0085]
图11是图9的另一示例存储体地址生成器的框图。
[0086]
参照图9和图11，设置值ifs_b可以包括第一存储体地址bank_addra至第h存储体地址bank_addrh的第一组设置值(bank_addra_a至bank_addra_n)～第h组设置值(bank_addrh_a至bank_addrh_n)，第一存储体地址bank_addra至第h存储体地址bank_addrh对应于存储器管芯(200a至200n)中的每一个的第一存储体阵列280a至第h存储体阵列280h。例如，设置值bank_addra_a可以是与第一存储器管芯200a的第一存储体阵列280a相对应的第一存储体地址bank_addra的设置值，并且设置值bank_addrh_n可以是与第n存储器管芯200n的第h存储体阵列280h相对应的第h存储体地址bank_addrh的设置值。即，可以为存储器管芯(200a至200n)中的每一个(即，为cid中的每一个)设置设置值ifs_b。
[0087]
存储体地址生成器234可以包括多个多路复用器(235_a至235_h)和多个反相器(236_a至236_h)。多路复用器(235_a至235_h)和多个反相器(236_a至236_h)的数量可以与例如包括在存储器管芯(200a至200n)中的每一个中的存储体阵列(280a至280h)的数量相同。
[0088]
多路复用器(235_a至235_h)中的每一个可以为cid中的每一个选择(或被配置为选择)设置值ifs_b之一，并且可以输出(或被配置为输出)所选的设置值作为多个中间信号(sa至sh)之一。多路复用器(235_a至235_h)之一可以接收(或被配置为接收)针对一个存储体地址的cid中的每一个设置的设置值ifs_b，并且可以输出(或被配置为输出)接收到的特定存储体地址的设置值。
[0089]
例如，第h多路复用器235_h可以选择(或被配置为选择)存储器管芯(200a至200n)的第h组存储体阵列280h的设置值bank_addrh_a至bank_addrh_n之一，并且可以输出(或被配置为输出)所选的设置值作为第h中间信号sh。第h多路复用器235_h可以基于第n_cid“cidn”输出(或被配置为输出)与第n存储器管芯200n的第h存储体阵列280h相对应的第h存储体地址bank_addrh的设置值bank_addrh_n作为第h中间信号sh。
[0090]
反相器(236_a至236_h)可以根据(或基于)中间信号(sa至sh)，输出(或配置为输出)存储体地址bank_addr或反相存储体地址作为刷新存储体地址(rbaa至rbah)。例如，反
相器(236_a至236_h)可以对中间信号(sa至sh)和存储体地址bank_addr执行(或被配置为执行)xor运算。
[0091]
例如，如果中间信号(sa至sh)为逻辑高，则可以输出反相存储体地址作为刷新存储体地址(rbaa至rbah)，并且如果中间信号(sa至sh)为逻辑低，则可以输出存储体地址bank_addr作为刷新存储体地址(rbaa至rbah)。换言之，如果设置值ifs_b为逻辑高，则可以输出反相存储体地址作为刷新行地址(rraa至rram)，并且如果设置值ifs_b为逻辑低，则可以输出存储体地址bank_addr作为刷新存储体地址(rbaa至rbah)。即，设置值ifs_b可以是用于确定是否将存储体地址bank_addr反相的值。
[0092]
图12和图13是用于说明根据本公开的一些示例实施例的存储器件的操作的框图。
[0093]
参照图12和图13，存储器件20可以包括第一存储器管芯200a至第四存储器管芯200d。第一存储器管芯200a至第四存储器管芯200d可以分别具有第一cid至第四cid(“cid00”、“cid01”、“cid10”和“cid11”)。第一存储器管芯200a至第四存储器管芯200d中的每一个可以包括第一存储体阵列280a至第四存储体阵列280d。第一存储体地址bank_addr00至第四存储体地址bank_addr11可以分别对应于第一存储体阵列280a至第四存储体阵列280d。
[0094]
假设第一存储器管芯200a至第四存储器管芯200d接收刷新命令，并且地址寄存器220输出第一存储体地址bank_addr00。
[0095]
多路复用器245可以基于每个cid“cid[1:0]”输出(或被配置为输出)与第一存储体阵列280a相对应的第一存储体地址bank_addr00的设置值bank_addr00_00至bank_addr00_11之一作为中间信号s。
[0096]
反相器236可以通过对中间信号s和从地址寄存器220输出的第一存储体地址bank_addr00执行xor运算来输出(或被配置为输出)刷新存储体地址rba。
[0097]
例如，第一cid“cid00”的设置值bank_addr0_00和第三cid“cid10”的设置值bank_addr01_10可以为逻辑低，并且第二cid“cid01”的设置值bank_addr01_01和第四cid“cid11”的设置值bank_addr01_11可以为逻辑高。即，与第一存储器管芯200a至第四存储器管芯200d中的每一个的第一存储体阵列280a相对应的第一存储体地址bank_addr00可以被设置为反相，以用于第二存储管芯200b和第四存储管芯200d的第一存储体阵列280a。因此，第一存储器管芯200a和第三存储器管芯200c可以接收第一存储体地址bank_addr00作为刷新存储体地址rba00，并且第二存储器管芯200b和第四存储器管芯200d可以接收通过将第一存储体地址bank_addr00反相而获得的第一存储体地址作为刷新存储体地址rrb11。即，第一存储器管芯200a和第三存储器管芯200c可以从第二存储器管芯200b和第四存储器管芯200d接收不同的刷新存储体地址。
[0098]
第一存储器管芯200a和第三存储器管芯200c可以对其与刷新存储体地址rba00相对应的第一存储体阵列280a执行(或被配置为执行)刷新操作，并且第二存储器管芯200b和第四存储器管芯200d可以对其与刷新存储体地址rba11相对应的第四存储体阵列280d执行(或被配置为执行)刷新操作。第一存储器管芯200a和第三存储器管芯200c可以对其第一存储体阵列280a的与第二目标行地址ref_addr01相对应的存储单元行执行(或被配置为执行)刷新操作，并且第二存储器管芯200b和第四存储器管芯200d可以对其第四存储体阵列280d的与第二目标行地址ref_addr01相对应的存储单元行执行(或被配置为执行)刷新操
作。
[0099]
执行刷新操作的第一存储器管芯200a的第一存储体阵列280a可以不与执行刷新操作的第二存储器管芯200b的第四存储体阵列280d重叠，并且执行刷新操作的第三存储器管芯200c的第一存储体阵列280a可以不与执行刷新操作的第四存储器管芯200d的第四存储体阵列280d重叠。即，执行刷新操作的一对相邻的存储器管芯的存储体阵列可以彼此不重叠。
[0100]
例如，第一存储器管芯200a的与刷新存储体地址rba00相对应的第一存储体阵列280a可以与第三存储器管芯200c的与刷新存储体地址rba11相对应的第四存储体阵列280d重叠，并且第二存储器管芯200b的与刷新存储体地址rba00相对应的第一存储体阵列280a可以与第四存储器管芯200d的与刷新存储体地址rba11相对应的第四存储体阵列280d重叠。
[0101]
存储器件20可以控制第一存储管芯200a至第四存储管芯200d中的每一个的多个存储体地址bank_addr。存储器件20可以确定是否将存储体地址bank_addr反相，并且可以通过将存储体地址bank_addr反相或不反相来生成(或被配置为生成)刷新存储体地址rba。存储器件20可以生成(或被配置为生成)存储体地址bank_addr的刷新存储体地址rba，使得可以适当地分散功率噪声和热量。
[0102]
图14和图15是用于说明根据本公开的一些示例实施例的存储器件的操作的框图。
[0103]
参照图14和图15，存储器件20可以包括第一存储器管芯200a至第四存储器管芯200d。第一存储器管芯200a至第四存储器管芯200d可以分别具有第一cid至第四cid(“cid00”、“cid01”、“cid10”和“cid11”)。第一存储器管芯200a至第四存储器管芯200d中的每一个可以包括第一存储体阵列280a至第四存储体阵列280d。第一存储体地址bank_addr00至第四存储体地址bank_addr11可以分别对应于第一存储体阵列280a至第四存储体阵列280d。
[0104]
第一存储器管芯200a至第四存储器管芯200d中的每一个可以接收例如给出指令以刷新第一存储体阵列280a至第四存储体阵列280d中的每一个的每存储体刷新命令，并且可以执行(或被配置为执行)刷新操作。
[0105]
在地址寄存器220输出与第一存储器管芯200a至第四存储器管芯200d的第一存储体阵列280a相对应的第一存储体地址bank_addr00的情况下，存储体地址生成器234(包括多路复用器235_a-235_d和反相器236_a-236_d)可以输出(或被配置为输出)第一存储体地址bank_addr00作为第一cid“cid00”和第三cid“cid10”的刷新存储体地址rba00，并且可以输出(或被配置为输出)通过将第一存储体地址bank_addr00反相而获得的反相第一存储体地址作为第二cid“cid01”和第四cid“cid11”的刷新存储体地址rba11。因此，第一存储器管芯200a和第三存储器管芯200c可以对其与刷新存储体地址rba00相对应的第一存储体阵列280a执行(或被配置为执行)刷新操作，并且同时，第二存储器管芯200b和第四存储器管芯200d可以对其与刷新存储体地址rba11相对应的第四存储体阵列280d执行(或被配置为执行)刷新操作(
①
)。
[0106]
在地址寄存器220输出与第一存储器管芯200a至第四存储器管芯200d的第二存储体阵列280b相对应的第二存储体地址bank_addr01的情况下，第二存储器管芯200b和第四存储器管芯200d可以对其与刷新存储体地址rba01相对应的第二存储体阵列280b执行(或
被配置为执行)刷新操作，并且同时，第一存储器管芯200a和第三存储器管芯200c可以对其与刷新存储体地址rba10相对应的第三存储体阵列280c执行(或被配置为执行)刷新操作(
②
)。
[0107]
在地址寄存器220输出与第一存储器管芯200a至第四存储器管芯200d的第三存储体阵列280c相对应的第三存储体地址bank_addr10的情况下，第一存储器管芯200a和第三存储器管芯200c可以对其与刷新存储体地址rba10相对应的第三存储体阵列280c执行(或被配置为执行)刷新操作，并且同时，第二存储器管芯200b和第四存储器管芯200d可以对其与刷新存储体地址rba01相对应的第二存储体阵列280b执行(或被配置为执行)刷新操作(
③
)。
[0108]
在地址寄存器220输出与第一存储器管芯200a至第四存储器管芯200d的第四存储体阵列280d相对应的第四存储体地址bank_addr11的情况下，第一存储器管芯200a和第三存储器管芯200c可以对其与刷新存储体地址rba11相对应的第四存储体阵列280d执行(或被配置为执行)刷新操作，并且同时，第二存储器管芯200b和第四存储器管芯200d可以对其与刷新存储体地址rba00相对应的第一存储体阵列280a执行(或被配置为执行)刷新操作(
④
)。
[0109]
图16是图9的示例存储电路的框图。
[0110]
参照图16，存储电路400_3可以被实现为熔丝阵列或反熔丝阵列。熔丝阵列或反熔丝阵列可以包括多个熔丝的阵列或多个反熔丝的阵列。
[0111]
例如，在熔丝或反熔丝由外部激光设备编程的情况下，设置值ifs_b可以由熔丝或反熔丝以非易失方式存储。
[0112]
在另一示例中，在熔丝或反熔丝由电信号(例如，高压信号)编程的情况下，设置值ifs_b可以通过来自存储器件20的制造商的输入以易失性方式存储，或者可以在存储器件20释放之后通过来自用户的输入以非易失性方式存储。
[0113]
图17是图9的另一示例存储电路的框图。
[0114]
参照图17，存储电路400_4可以被实现为模式寄存器212。设置值ifs_b可以根据(或基于)从用户输入的设置信息if_b存储在模式寄存器212中。在存储器件20的初始操作期间，设置值ifs_b可以作为mrs代码提供给刷新地址生成器244。备选地，响应于从存储控制器10接收到用于设置模式寄存器212的命令，设置值ifs_b可以存储在模式寄存器212中。例如，设置值ifs_r可以响应于接收到ddr4 mrs命令或ddr5 mrw命令而存储在模式寄存器212中。
[0115]
图18是根据本公开的一些示例实施例的存储器管芯的框图。图19是用于说明根据本公开的一些示例实施例的存储器件的操作的框图。下文将描述图18和图19的实施例，主要集中于图2的实施例。
[0116]
参照图18，存储器管芯200a_3可以包括刷新地址生成器244和存储体地址生成器234。刷新地址生成器244可以对应于图2的对应物，并且存储体地址生成器234可以对应于图9的对应物。
[0117]
响应于从存储控制器10接收刷到新命令，控制逻辑210可以生成(或被配置为生成)控制信号ref，并且可以向刷新计数器242或选择电路(见图10的“225”)提供控制信号ref。刷新命令例如可以是给出指令以刷新多个存储体阵列(280a至280h)中的每一个的每
存储体刷新命令。
[0118]
在存储器件20接收到刷新命令的情况下，刷新地址生成器244可以输出(或被配置为输出)目标行地址ref_addr或通过将目标行地址ref_addr反相而获得的反相目标行地址作为行地址rra，并且存储体地址生成器234可以输出(或被配置为输出)存储体地址bank_addr和通过将存储体地址bank_addr反相而获得的反相存储体地址作为刷新存储体地址rba。即，存储器管芯200a_3可以控制刷新行地址rra和刷新存储体地址rba。
[0119]
例如，假设图18的设置值ifs_r与图12的设置值相同，图18的设置值ifs_b与图14的设置值相同，第一存储器管芯200a至第四存储器管芯200d响应于接收到刷新命令正在对其第一存储体阵列280a执行每存储体刷新操作，并且刷新计数器242输出与第一存储器管芯200a至第四存储器管芯200d的第二存储单元行相对应的第二目标行地址ref_addr01。
[0120]
参照图19，第一存储器管芯200a可以对其第一存储体阵列280a的与刷新行地址rra01相对应的存储单元行执行(或被配置为执行)刷新操作。同时，第二存储器管芯200b可以对其第四存储体阵列280d的与刷新行地址rra10相对应的存储单元行执行(或被配置为执行)刷新操作，第三存储器管芯200c可以对其第一存储体阵列280a的与刷新行地址rra01相对应的存储单元行执行(或被配置为执行)刷新操作，并且第四存储器管芯200d可以对其第四存储体阵列280d的与刷新行地址rra10相对应的存储单元行执行(或被配置为执行)刷新操作。
[0121]
即，在每存储体刷新操作期间，存储器件20不仅可以控制第一存储管芯200a至第四存储管芯200d的第一存储体阵列280a至第四存储体阵列280d，还可以控制第一存储器管芯200a至第四存储器管芯200d的第一存储体阵列280至第四存储体阵列280d中的每一个的存储单元行彼此重叠。
[0122]
再次参照图18，存储电路400可以存储(或被配置为存储)每个cid的目标行地址ref_addr的设置值ifs_r和每个cid的存储体地址bank_addr的设置值ifs_b。存储电路400可以对应于图7、图8、图16和图17中任何一个的对应物。
[0123]
图20是根据本公开的一些示例实施例的半导体器件的框图。
[0124]
参照图20，半导体器件1000可以应用于三维(3d)芯片结构。半导体器件1000可以包括封装衬底1100、片上系统(soc)1200和存储器件1300。
[0125]
soc 1200可以设置在封装衬底1100上。soc 1200可以经由倒装芯片凸块1150连接到封装衬底1100。
[0126]
soc 1200可以包括能够针对半导体器件1000支持的各种应用执行各种操作的处理器。例如，soc 1200可以包括中央处理单元(cpu)、图像信号处理器(isp)、数字信号处理器(dsp)、图形处理单元(gpu)、视觉处理单元(vpu)和神经处理单元(npu)中的至少一个。soc 1200可以包括电连接到缓冲器管芯(未示出)的物理层。soc 1200可以在存储器件1300中存储(或被配置为存储)每个操作所需的数据，或者可以从存储器件1300读取(或被配置为读取)每个操作所需的数据。soc 1200可以包括图1的存储控制器10。
[0127]
存储器件1300可以包括堆叠的多个存储器管芯1310、1320、1330和1340。存储器管芯1310、1320、1330和1340可以形成高带宽存储器(hbm)结构。为了实现hbm结构，tsv 1350形成在存储器管芯1310、1320、1330和1340中。tsv 1350可以电连接到形成在存储器管芯1310、1320、1330和1340之间的微凸块1250。存储器管芯1310、1320、1330和1340可以对应于
图2的存储器管芯200a至200n。
[0128]
尽管没有具体说明，但缓冲器管芯或逻辑管芯可以设置在存储器管芯1310和soc 1200之间。缓冲器管芯可以对应于图2的缓冲器管芯100。
[0129]
图21是根据本公开的一些示例实施例的半导体器件的框图。
[0130]
参照图21，半导体器件2000可以应用于2.5维(2.5d)芯片结构。半导体器件2000可以包括封装衬底2100、中介层2155、soc 2200和存储器件2300。图21的封装衬底2100、soc 2200、微凸块2250、存储器件2300和tsv 2350可以分别对应于图20的封装衬底1100、soc 1200、微凸块1250、存储器件1300和tsv 1350。
[0131]
中介层2155可以设置在封装衬底2100上。中介层2155可以经由倒装芯片凸块2150连接到封装衬底2100。中介层2155可以用导线连接存储器件2300和soc 2200。存储器件2300和soc 2200可以经由微凸块2250连接到中介层2155。
[0132]
另外，半导体器件1和/或包括在其中的组件可以包括和/或包括在处理电路(例如，包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或它们的组合)中。例如，处理电路可以包括但不限于中央处理单元(cpu)、存储控制器、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
[0133]
以上已经参照附图描述了本公开的实施例，但是本公开不限于此，并且可以以各种不同的形式实施。应当理解，本公开可以在不改变本公开的技术精神或主旨的情况下以其他特定形式实施。因此，应当理解，阐述的实施例在所有方面都是说明性的，而不是限制性的。
技术特征：
1.一种存储器件，包括：堆叠的多个存储芯片,其中，所述存储芯片中的每一个包括：存储单元阵列，包括多个存储单元行，芯片标识符生成器，被配置为生成指示所述存储芯片中的每一个的芯片标识符的芯片标识符信号，刷新计数器，被配置为响应于刷新命令生成用于刷新所述存储单元行的目标行地址，以及目标行地址生成器，被配置为：接收所述芯片标识符信号和所述目标行地址，并且基于所述芯片标识符信号输出所述目标行地址和反相目标行地址之一作为刷新行地址，并对与所述刷新行地址相对应的存储单元行执行刷新操作，其中，所述反相目标行地址是通过将所述目标行地址反相而获得的。2.根据权利要求1所述的存储器件，其中，所述目标行地址生成器包括：多路复用器，被配置为输出与包括在对应存储芯片中的所述存储单元行相对应的所述目标行地址的多个设置值之一作为中间信号，以及反相器，被配置为基于所述中间信号输出所述目标行地址和所述反相目标行地址之一作为所述刷新行地址。3.根据权利要求2所述的存储器件，其中，所述反相器被配置为对所述目标行地址和所述中间信号执行xor运算。4.根据权利要求1所述的存储器件，其中：所述存储芯片中的每一个还包括存储电路，所述存储电路被配置为存储与包括在对应存储芯片中的所述存储单元行相对应的所述目标行地址的设置值，并且所述目标行地址生成器被配置为：从所述存储电路接收所述设置值，并基于所述芯片标识符信号和所述设置值输出所述目标行地址和所述反相目标行地址之一作为所述刷新行地址。5.根据权利要求4所述的存储器件，其中，所述存储电路包括熔丝电路和反熔丝电路中的至少一种。6.根据权利要求4所述的存储器件，其中：所述存储芯片中的每一个还包括控制逻辑，所述控制逻辑包括模式寄存器，所述模式寄存器被配置为存储用于控制所述对应存储芯片的操作的值，并且所述模式寄存器包括所述存储电路。7.根据权利要求6所述的存储器件，其中，所述控制逻辑被配置为响应于用于设置所述模式寄存器的模式寄存器设置命令，将所述设置值存储在所述模式寄存器中。8.根据权利要求1所述的存储器件，其中：所述存储单元阵列包括多个存储体阵列，所述多个存储体阵列包括所述存储单元行，并且所述存储芯片中的每一个还包括存储体地址生成器，所述存储体地址生成器被配置为：响应于所述刷新命令和存储体地址而输出所述存储体地址和反相存储体地址之一作为刷新存储体地址，并基于所述刷新存储体地址和与所述刷新行地址相对应的存储单元行对
存储体阵列执行所述刷新操作，其中，所述反相存储体地址是通过将所述存储体地址反相而获得的。9.根据权利要求8所述的存储器件，其中，所述存储体地址生成器包括：多路复用器，被配置为输出与包括在所述存储芯片中的每一个中的所述多个存储体阵列相对应的存储体地址的设置值之一作为中间信号，以及反相器，被配置为基于所述中间信号输出所述存储体地址和所述反相存储体地址之一作为所述刷新存储体地址。10.根据权利要求8所述的存储器件，其中，所述刷新命令是给出指令以刷新所述存储体阵列中的每一个的每个存储体刷新命令。11.一种存储器件，包括：第一存储芯片和第二存储芯片，所述第一存储芯片包括第一多个存储单元行，并且所述第二存储芯片包括第二多个存储单元行，其中，所述第一存储芯片被配置为：响应于刷新命令，对所述第一多个存储单元行中的与第一刷新行地址相对应的第一存储单元行执行刷新操作，并且所述第二存储芯片被配置为：在所述第一存储芯片对所述第一存储单元行执行所述刷新操作时，响应于所述刷新命令，对所述第一多个存储单元行中的与第二刷新行地址相对应的第二存储单元行执行所述刷新操作，所述第二刷新行地址与所述第一刷新行地址不同。12.根据权利要求11所述的存储器件，其中：所述第二存储芯片在所述第一存储芯片上，并且所述第二存储单元行不与所述第一存储单元行重叠。13.根据权利要求12所述的存储器件，其中，所述第一存储芯片和所述第二存储芯片彼此最接近，并且，所述第一存储芯片和所述第二存储芯片之间没有插入的存储芯片。14.根据权利要求11所述的存储器件，其中：所述第一存储单元行是从所述第一存储芯片的最上面的存储单元行开始的第k存储单元行，其中，k是自然数，并且所述第二存储单元行是从所述第二存储芯片的最下面的存储单元行开始的第k存储单元行。15.根据权利要求11所述的存储器件，其中：所述第一存储芯片包括第一多个存储体阵列，所述第一多个存储体阵列包括所述第一多个存储单元行，并且所述第二存储芯片包括第二多个存储体阵列，所述第二多个存储体阵列包括所述第二多个存储单元行，所述第一存储单元行包括在所述第一存储芯片的所述第一多个存储体阵列中的第一存储体阵列中，所述第二存储单元行包括在所述第二存储芯片的所述第二多个存储体阵列中的第二存储体阵列中，所述第二存储芯片在所述第一存储芯片上，并且所述第二存储体阵列与所述第一存储体阵列重叠。
16.根据权利要求11所述的存储器件，其中：所述第一存储芯片包括第一多个存储体阵列，所述第一多个存储体阵列包括所述第一多个存储单元行，并且所述第二存储芯片包括第二多个存储体阵列，所述第二多个存储体阵列包括所述第二多个存储单元行，所述第一存储单元行包括在所述第一存储芯片的所述第一多个存储体阵列中的第一存储体阵列中，所述第二存储单元行包括在所述第二存储芯片的所述第二多个存储体阵列中的第二存储体阵列中，所述第二存储芯片在所述第一存储芯片上，并且所述第二存储体阵列不与所述第一存储体阵列重叠。17.根据权利要求11所述的存储器件，还包括：第三存储芯片，包括第三多个存储单元行，以及第四存储芯片，包括第四多个存储单元行，其中，所述第三存储芯片被配置为：在所述第一存储芯片对所述第一存储芯片的第一存储单元行执行所述刷新操作时，响应于所述刷新命令，对所述第三多个存储单元行中的与第三刷新行地址相对应的第三存储单元行执行所述刷新操作，并且所述第四存储芯片被配置为：在所述第一存储芯片对所述第一存储芯片的所述第一存储单元行执行所述刷新操作时，响应于所述刷新命令，对所述第四多个存储单元行中的与第四刷新行地址相对应的第四存储单元行执行所述刷新操作，所述第四刷新行地址与所述第三刷新行地址不同。18.根据权利要求17所述的存储器件，其中：所述第一存储芯片、所述第二存储芯片、所述第三存储芯片和所述第四存储芯片顺序地堆叠，所述第二存储单元行与所述第四存储单元行重叠，并且所述第一存储单元行与所述第三存储单元行重叠。19.根据权利要求11所述的存储器件，其中：所述第一存储芯片包括第一存储体阵列和第二存储体阵列，所述第一存储体阵列包括所述第一多个存储单元行的第一部分，所述第二存储体阵列包括所述第一多个存储单元行的第二部分，并且所述第一存储体阵列中的所述第一多个存储单元行的所述第一部分的第一存储单元行的位置与所述第二存储体阵列中的所述第一多个存储单元行的所述第二部分的第一存储单元行的位置不同。20.一种半导体器件，包括：存储控制器，被配置为提供模式寄存器设置命令和刷新命令；以及存储器件，包括堆叠的多个存储芯片，所述存储芯片中的每一个包括多个存储单元行和刷新计数器，所述刷新计数器被配置为响应于所述刷新命令生成用于刷新所述存储单元行的目标行地址，其中，
所述模式寄存器设置命令包括用于在响应于所述刷新命令而执行的刷新操作期间通过将所述目标行地址反相或者不反相，将所述目标行地址转换为刷新行地址的设置值，并且所述存储芯片中的每一个被配置为：响应于所述模式寄存器设置命令将所述设置值存储在模式寄存器中，并且响应于所述刷新命令对与所述目标行地址和反相目标行地址之一相对应的存储单元行执行所述刷新操作，其中，所述反相目标行地址是通过基于所述设置值将所述目标行地址反相而获得的。
技术总结
提供了一种存储器件。该存储器件包括：堆叠的多个存储芯片，其中，存储芯片中的每一个包括存储单元阵列，该存储单元阵列包括多个存储单元行；芯片标识符生成器，被配置为生成指示存储芯片中的每一个的芯片标识符的芯片标识符信号；刷新计数器，被配置为响应于刷新命令生成用于刷新存储单元行的目标行地址；以及目标行地址生成器，接收芯片标识符信号和目标行地址，并且基于芯片标识符信号输出目标行地址和将目标行地址反相而获得的反相目标行地址之一作为刷新行地址，并对与刷新行地址相对应的存储单元行执行刷新操作。应的存储单元行执行刷新操作。应的存储单元行执行刷新操作。
