一种基于灵活可配置模块的芯粒测试电路
1.本发明涉及超大规模集成电路可测性设计领域,具体是涉及一种基于灵活可配置模块的芯粒测试电路。
背景技术:
2.2022年3月2日,英特尔联合台积电、三星、amd等10家芯片巨头成立chiplet(芯粒)标准联盟,正式推出chiplet的通用互连标准“ucle”(universal chiplet interconnect express,ucie),用来打通各家芯片链接协议,构建一个开放可互操作的chiplet生态系统。同年3月9号,苹果发布了基于台积电第五代cowos(chip on wafer on substrate, cowos)chiplet技术互连架构的m1 ultra 处理器,再次验证了chiplet技术的商业价值和无限潜力。
3.chiplet(又称芯粒)异构集成技术通过将多个模块化小芯片(主要形态为裸片)通过内部互联技术集成在一个封装内,构成专用功能异构芯片,从而解决芯片研制涉及的规模、研制成本以及周期等方面的问题。通过采用2.5d、3d等高级封装技术,芯粒可以实现高性能多芯片片上互连,提高芯片系统的集成度扩展其性能、降低功耗、优化空间、破解集成电路发展的现有物理局限和材料局限。
4.当前芯粒技术面临着众多挑战,其中一个关键挑战,便是芯粒的可测试性。与单芯片集成相比,芯粒将多个可能来自不同厂商的裸片封装在一起,不同厂商的测试要求和测试规格又各不相同,因此如何在不同芯片和不同供应商的测试结构之间实现更大的互操作性是当前面临的一个重要挑战。
5.工业界和学术界针对2.5d、3d芯片的测试做了众多探索,如:文献[j. durupt, p. vivet and j. schloeffel. ijtag supported 3d dft using chiplet-footprints for testing multi-chips active interposer system[c]. 2016 21th ieee european test symposium (ets), 2016, pp. 1-6.]基于ieee 1687标准提出了3d dft(design for test)测试电路,用于测试堆叠在有源中介层上的多芯片;文献[y. fkih, p. vivet and b. rouzeyre, et al. a jtag based 3d dft architecture using automatic die detection[c]. proceedings of the 2013 9th conference on ph.d. research in microelectronics and electronics (prime), 2013, pp. 341-344.]基于ieee 1149.1标准提出了一种3d dft架构的自动芯片测试电路,用于3d互联测试;文献[e. j. marinissen, j. verbree and m. konijnenburg. a structured and scalable test access architecture for tsv-based 3d stacked ics[c]. 2010 28th vlsi test symposium (vts), 2010, pp. 269-274.]基于ieee 1500 标准设计了一个结构化和可扩展的测试访问架构,用于基于硅通孔的3d堆叠集成电路。
[0006]
当前针对2.5d以及3d芯片可测性设计主要基于ieee 1149.1、ieee 1500和ieee 1687标准设计的可测性电路,而此类标准主要针对的是soc(system on chip,soc)的测试,可扩展性和通用性较差,因此并不能完全适用先进封装下的异构芯片的测试。
技术实现要素:
[0007]
为解决上述技术问题,本发明提供了一种基于灵活可配置模块(flexible configurable modules,fcm)的芯粒测试电路,通过配置双路斜对称设计结构的灵活可配置模块,简化测试配置步骤,能够解决当前芯粒可测性设计通用性、可扩展性差的问题,提升测试的灵活性和可控性。
[0008]
本发明所述的一种基于灵活可配置模块的芯粒测试电路,所述测试电路位于中介层,所述测试电路包括若干个灵活可配置模块fcm、控制信号配置模块、测试状态控制模块;芯粒内有若干待测小芯片,待测小芯片的部分测试信号分别与对应的灵活可配置模块fcm上端口连接;芯粒外层部分测试信号与对应的灵活可配置模块fcm下端口连接;所述测试状态控制模块连接控制信号配置模块并发出测试控制信号,实现对控制信号配置模块内控制信号的配置,进而控制灵活可配置模块fcm的数据传输方向及灵活可配置模块fcm的导通或截断,使待测小芯片进入不同的测试模式。
[0009]
进一步的,所述中介层电路的灵活可配置模块fcm为4n个,其中n的个数为芯粒内待测小芯片的个数,且n为正整数;每个待测小芯片的测试数据输入(test date in,tdi)、测试时钟(test clock,tck)、扫描输出(scan out,so)和扫描输入(scan in,si)信号分别接一个灵活可配置模块fcm的上端口,接tck信号的灵活可配置模块fcm下端口直接接到芯粒外层的tck端口;接第一个待测小芯片tdi信号的灵活可配置模块fcm,其下端口接芯粒外层的tdi端口;连接其他待测小芯片tdi信号的灵活可配置模块fcm,其下端口接上一级待测小芯片的二选一多路复用器的输出端;下一级待测小芯片tdo的输出接本级的二选一多路复用器的输入端,本级多路复用器的另一个输入端口接上一级二选一多路复用器的输出端口,本级二选一多路复用器的控制信号接本级的反相器的输出端,最后一级多路复用器的输出端接三选一多路复用器3mux的一个输入端口,该三选一多路复用器的输出端连接芯粒外层的tdo信号;连接最后一个待测小芯片si的灵活可配置模块fcm,其下端口接芯粒外层的si信号;连接最后一个待测小芯片so的灵活可配置模块fcm,其下端口接芯粒外层的so信号;连接待测小芯片so和si的相邻两个fcm,其水平方向的输入端口和输出端口互连;所有待测小芯片的tms、trst和se信号分别与芯粒外层的tms、trst和se信号直接连接。
[0010]
进一步的,控制信号配置模块的输入端接芯粒最外层tdi信号,控制信号配置模块的输出端口接三选一多路复用器3mux的一个输入端口;控制信号配置模块包含多个输出控制信号,所有的控制信号分别连接到每个灵活可配置模块fcm的控制信号及所有反相器的输入端口,控制信号配置模块内部的移位和更新使能信号连接测试状态控制模块。
[0011]
进一步的,测试状态控制模块的输入端接芯粒外层的tdi、trst、tms和tck信号,输出端连接三选一多路复用器3mux的一个输入端口;所述测试状态控制模块连接着控制信号配置模块并发出控制信号,实现对控制信号配置模块内数据移位和更新操作,完成控制信号的配置,进而控制灵活可配置模块fcm的数据传输方向及灵活可配置模块fcm的导通或截断。
[0012]
进一步的,所述灵活可配置模块fcm外部有fcm_top_y、fcm_bottom_y、fcm_to_right、fcm_from_left、fcm_from_right和fcm_to_left六个端口;其中,fcm 模块上下两端的fcm_top_y和fcm_bottom_y端口为双向传输端口;fcm_from_left和fcm_from_right端口
为输入端口,fcm_to_right和fcm_to_left为输出端口;灵活可配置模块fcm为双路斜对称结构,其对称轴为端口fcm_to_right和fcm_to_left的连线,采用水平双向传输模式时,fcm模块左上部分的控制信号和右下部分的控制信号完全相同;所述灵活可配置模块fcm的左上部分包括三态门tri1、三态门tri2、寄存器a、锁存器c、多路复用器fmux1、多路复用器fmux2、多路复用器fmux3和多路复用器fmux4;其中,多路复用器fmux1、寄存器a、多路复用器fmux2、锁存器c、多路复用器fmux3和多路复用器fmux4从左往右依次串联,即上一级的输出连接下一级的输入端;多路复用器fmux1的一个输入端连接fcm_from_left端口;多路复用器fmux4的输出连接fcm_to_right端口;三态门tri1的输出端连接fcm模块的fcm_top_y端口,多路复用器fmux3的输出端接三态门tri1的输入端;三态门tri2的输入端连接fcm的fcm_top_y端口,其输出端接多路复用fmux4的输入端;灵活可配置模块fcm的右下部分包括三态门tri3、三态门tri4、寄存器b、锁存器d、多路复用器fmux5、多路复用器fmux6、多路复用器fmux7和多路复用器fmux8;其中,多路复用器fmux8、锁存器d、多路复用器fmux7、寄存器b、多路复用器fmux6和多路复用器fmux5从右至左依次串联,即上一级的输出接下一级的输入端;所述多路复用器fmux1、多路复用器fmux2、多路复用器fmux3、多路复用器fmux4、多路复用器fmux5、多路复用器fmux6、多路复用器fmux7和多路复用器fmux8均为二选一多路复用器;多路复用器fmux8的一个输入端连接灵活可配置模块fcm的下端口fcm_from_right,另一个输入端口接多路复用器fmux4的输出端口;多路复用器fmux5的输出端口分别连接fcm_to_left端口和多路复用器fmux1的另一个输入端口;三态门tri3的输入端接灵活可配置模块fcm的下端口fcm_bottom_y,其输出端接多路复用器fmux5的输入端口;三态门tri4的输出端接灵活可配置模块fcm的下端口fcm_bottom_y,其输入端接多路复用器fmux6的输出端。
[0013]
进一步的,所述灵活可配置模块fcm有12个控制信号,其中fcm_top_en1 、fcm_top_en2、fcm_bottom_en1和fcm_bottom_en2分别为三态门tri1、三态门tri2、三态门tri3、三态门tri4的控制信号,实现灵活可配置模块fcm垂直方向fcm_bottom_y和fcm_top_y端口的双向传输;from_left_en1、fcm_left_en2、to_right_en2、to_right_en1、to_left_en2、to_left_en1、from_right_en2和from_right_en1分别为多路复用器fmux1、多路复用器fmux2、多路复用器fmux3、多路复用器fmux4、多路复用器fmux5、多路复用器fmux6、多路复用器fmux7和多路复用器fmux8的控制信号;通过对每个多路复用器和三态门控制端信号的控制,实现灵活可配置模块fcm的不同模式及测试线路的切换。
[0014]
进一步的,所述灵活可配置模块fcm内部包含多条传输线路,根据传输线路的选择,分为不包含寄存器、锁存器模式和包含寄存器、锁存器模式;所述不包含寄存器、锁存器模式表示所述灵活可配置模块fcm内部所有传输线路都被配置成不包含模式;包含寄存器、锁存器模式有两种配置,一种是部分传输线路被配置成包含寄存器、锁存器模式,剩余部分线路不包含,另一种模式是所有传输线路都被配置成包含寄存器和锁存器模式。
[0015]
进一步的,所述信号配置模块包括依次串联的自锁模块1、信号配置模块和自锁模
块2,自锁模块1位于控制信号配置模块的初始输入端,自锁模块2位于控制信号配置模块的末端;所述信号配置模块由多个测试数据寄存器单元串联而成,输出的信号数根据实际配置的信号数确定,所有的控制信号分别与对应的灵活可配置模块fcm控制信号端连接;所述自锁模块1和自锁模块2均为一位的测试数据寄存器单元,自锁模块1和自锁模块2控制着信号配置模块内数据的移位和更新操作。
[0016]
进一步的,所述测试状态控制模块包括八位的测试控制有限状态机(test control finite state machine,tc_fsm)和指令寄存器模块;测试控制有限状态机tc_fsm包含tms、tck、trst、tdi和tdo五个端口,其接收 tms和tck的信号产生译码,并生成测试控制序列,控制所述指令寄存器、控制信号配置模块的内部数据进行移入、移出及更新操作;所述指令寄存器模块的输入连接芯粒外层tdi端口,其输出连接所述三选一多路复用器3mux的一个输入端,指令寄存器模块存放芯粒测试指令,并输出3mux的控制信号。
[0017]
进一步的,所述测试控制有限状态机tc_fsm的转换状态包括test_rest、test_hangs、drsel、irsel、shift_dr、update_dr、shift_ir、update_ir八个转换状态;所有的状态转换以tms在tck上升沿出现的值为依据,电路所有测试逻辑的变化都是在tck的上升沿或下降沿进行。
[0018]
进一步的,所述电路测试步骤为:步骤1、选择待测小芯片作为目标小芯片;步骤2、配置灵活可配置模块fcm,打开目标小芯片的测试通路,同时关断其他待测小芯片的测试通路;步骤3、复用原始测试文件对目标小芯片进行存储器测试、扫描测试和边界扫描测试;步骤4、完成该目标小芯片测试后,切换其他待测小芯片继续测试;步骤5、判断是否完成所有待测小芯片的测试,如果未完成,则重复上述步骤继续测试,直到完成所有待测小芯片测试后结束。
[0019]
本发明所述的有益效果为:本发明提出了一种灵活可配置模块,采用双路斜对称设计结构,通过配置可以实现水平方向的双线路传输模式和垂直双向传输模式,各传输线路彼此独立互不干扰,从而满足水平双线路传输场景需求;基于灵活可配置模块的芯粒测试电路,满足水平双线路测试需求和即插即用的策略,增强测试的灵活性和可控性,为芯粒的可测试设计提供了一个通用的、可扩展的测试访问结构;本发明所述的测试电路设计了一个控制信号配置模块,该模块采用自锁模块设计,配置控制信号后自锁模块可以自行完成对本模块移位和更新使能信号的控制,同常规的设计相比,减少了额外的控制信号开销,简化了设计的复杂性;本发明所述测试电路还设计了一个八位的有限状态机,通过该八位状态机可以完成对fcm信号的配置,和采用传统的基于tap控制器内部的16位有限状态机相比,可以有效减少控制信号配置步骤,提升测试效率。
附图说明
[0020]
图1是本发明实施例所述芯粒测试电路的结构示意图;图2是本发明所述的芯粒测试电路的测试方法流程图;图3是本发明所述的灵活可配置模块详细结构示意图;图4(a)是本发明所述的灵活可配置模块水平方向平行线的两条线路上都包含寄存器和锁存器结构示意图;图4(b)是本发明所述的灵活可配置模块仅水平方向fcm_from_left到fcm_to_right所在线路上包含寄存器和锁存器结构简化示意图;图4(c)是本发明所述的灵活可配置模块仅水平方向fcm_from_right到fcm_to_left所在线路上包含寄存器和锁存器结构简化示意图;图4(d)是本发明所述的灵活可配置模块仅垂直方向fcm_top_y到fcm_bottom_y所在线路上包含寄存器和锁存器结构简化示意图;图4(e)是本发明所述的灵活可配置模块仅垂直方向fcm_bottom_y到fcm_top_y所在线路上包含寄存器和锁存器结构简化示意图;图5是本发明所述的灵活可配置模块不包含寄存器和锁存器结构示意图;图6是本发明所述的控制信号配置模块结构示意图;图7是本发明实施例所述的一种基于灵活可配置模块的芯粒测试电路的一种不包含寄存器和锁存器模式配置信息图;图8是本发明实施例所述的一种基于灵活可配置模块的芯粒测试电路的控制信号配置模块仿真图;图9是本发明实施例所述的一种基于灵活可配置模块的芯粒测试电路的测试控制状态转换图;图10(a)是本发明实施例所述的一种基于灵活可配置模块的芯粒测试电路的芯粒内chip1集成前扫描测试仿真图;图10(b)是本发明实施例所述的一种基于灵活可配置模块的芯粒测试电路的芯粒内chip1集成后扫描测试仿真图;图11(a)是本发明实施例所述的一种基于灵活可配置模块的芯粒测试电路方法的芯粒内chip0集成前存储器测试仿真图;图11(b)是本发明一个实施例所述的一种基于灵活可配置模块的芯粒测试电路方法的芯粒内chip0集成后存储器测试仿真图;图12是本发明实所述芯粒测试电路的整体结构示意图。
具体实施方式
[0021]
为了使本发明的内容更容易被清楚地理解,下面根据具体实施例并结合附图,对本发明作进一步详细的说明。
[0022]
本发明所述的一种基于灵活可配置模块的芯粒测试电路,其整体结构如图12所示,所述测试电路位于中介层,中介层电路控制着所有小芯片测试信号的输入和输出;所述测试电路包括4n个灵活可配置模块fcm(n的个数为芯粒内被测小芯片的个数,且n为正整数)、控制信号配置模块、测试状态控制模块、n个二选一多路复用器(mux0、mux1
…
muxn-1)、
1个三选一的多路复用器3mux、n个反相器(inv0、inv1
…
invn-1);所述测试电路中小芯片chip0、chip1
…
chipn-1在中介层上从左往右依次按顺序排列,chip0位于首位,chipn-1位于末尾。
[0023]
实施例1基于如图12所示的整体结构,本发明的一个应用案例如图1所示,该芯粒包括chip0、chip1和chip2三个被测小芯片。本发明设计的重点位于小芯片下方的中介层,所述中介层电路包括12个灵活可配置模块fcm(即fcm1-fcm12)、控制信号配置模块、测试状态控制模块、3个二选一多路复用器(即mux0、mux1、mux2)、1个三选一的多路复用器mux3、3个反相器(即inv0、inv1、inv2)。
[0024]
所述结构中fcm1、fcm3和fcm5的上端口fcm_top_y分别连接chip0、chip1和chip2的测试数据输入tdi信号,下端口fcm_bottom_y连接中介层下方的tdi信号,fcm3、fcm4和fcm6的上端口fcm_top_y分别连接到chip0、chip1和chip2的测试时钟信号tck,下端口fcm_bottom_y分别连接到中介层下方的tck信号。该结构利用了fcm垂直方向双向传输特性。
[0025]
chip0、chip1和chip2的扫描输入端口si分别连接到fcm7、fcm9和fcm11的上端口fcm_top_y,扫描输出端口so分别连接到fcm8、fcm10和fcm12的上端口fcm_top_y,并且相邻两个fcm水平输入输出端口互相连接,即fcm_to_right端口连接相邻fcm的fcm_from_left,fcm_from_right连接相邻fcm的fcm_to_left端口。其中fcm7和fcm8的下方端口fcm_bottom_y分别连接到si和so信号。扫描设计结构充分利用了fcm水平双路传输特性,同一时间可以从右向左传输扫描测试数据和从左向右传输扫描输出数据。
[0026]
图1中chip2扫描测试输入数据从fcm7下端口fcm_bottom_y传输到fcm7上端口fcm_top_y进入到chip2的扫描输入端口,扫描测试输出数据从fcm8的上端口fcm_top_y传输到fcm8的下端口fcm_bottom_y,并从中介层下方的so输出。而chip0和chip1的扫描输出数据分别从fcm12和fcm10的上端口fcm_top_y流入并从水平方向输出端口fcm_to_left流出。此处利用了fcm垂直双向传输特性,既可以被配置成向上传输数据,又可以被配置成向下传输。
[0027]
所述结构中chip0、chip1和chip2的tms、trst和se信号分别连接到中介层下方的tms、trst和se信号,本设计不对被测小芯片的tms,trst和se信号进行控制,三个信号可以直接连接到外部的tms、trst和se信号。
[0028]
所述扫描结构利用了fcm水平双路传输特性,同一时刻可以传输扫描输入和输出数据,通过对fcm的控制,实现了扫描链端口的复用,减少测试端口开销。
[0029]
所述结构中控制信号配置模块的设计是基于板级测试标准ieee 1149.1,并通过jtag中的测试存取端口(test access port,tap)控制器进行控制;控制信号配置模块连接所有fcm的控制信号,控制着所有fcm的数据传输方向以及导通和截断状态。
[0030]
所述控制信号配置模块上电复位后,默认输出全部为0,非测试状态下所有的fcm全部保持截断状态;其中fcm1和fcm2组、fcm3和fcm4组、fcm5和fcm6组在测试模式下,fcm的配置信号完全相同,因此每组的配置信号相同。这样的设计可以有效减少配置步骤,避免因配置信号过多导致出错。
[0031]
所述结构中多路复用器mux0、mux1、mux2的控制信号端分别接反相器inv0、inv1、inv2的输出端,反相器的输入端连接控制信号配置模块。当测试chip0时,需对chip0下方反
相器的输入端配置1信号,取反后变为0,此时选择chip0的tdo0作为输出;chip1和chip2反相器输入端在未测试状态下,控制信号配置模块输出的默认值为0,此时chip1和chip2的输出被旁路,可以实现对chip0的单独测试。相同的方法可以实现对chip1和chip2的测试。
[0032]
所述结构中多路复用器mux3的输入分别接到控制信号配置模块的输出、指令寄存器的输出以及mux2的输出,多路复用器mux3的控制信号接指令寄存器。当进行小芯片测试时,mux3的输出值为mux2的输出值。
[0033]
所述结构中测试状态控制模块内核心模块为八位的测试控制有限状态机,该状态机基于jtag端口设计,基于tms和tck的状态跳转来生成测试控制序列,实现对内部指令寄存器、控制信号配置模块以及fcm内部寄存器和锁存器的移位和更新操作。
[0034]
图2为本发明所述芯粒测试电路的测试流程,基本测试原理是通过位于中介层下方的测试端口,输入配置信号,对fcm模块进行配置,分别控制chip0、chip1和chip2的tdi、tck、tdo、si和so信号的导通和截断,达到对芯粒测试的目的。
[0035]
基本的测试流程参考图2,具体步骤为:第一步上电复位;第二步选择测试目标小芯片;第三步配置fcm;第四步检查fcm配置情况;第五步判断fcm配置是否成功;如果配置出错,需要返回上一步重新配置,配置成功后将进入下一个步骤;第六步开始测试目标小芯片;第七步测试目标小芯片所有模式,测试模式包括存储器测试、扫描测试和边界扫描测试;第八步判断是否完成当前小芯片所有测试模式,未完成的话,回到第七步选择未测试的模式,完成所有测试模式后进入下一步骤;第九步完成当前小芯片测试后切换目标小芯片,重复上述测试步骤;第十步判断是否完成全部小芯片测试,完成后结束测试,如果未完成,回到第二步选择未测试芯片按上述步骤进行测试,直到完成所有芯片的测试。
[0036]
本发明所述的基于灵活可配置模块的芯粒测试电路,可满足:1)可扩展性强,重构并复用原有芯片dft逻辑,满足即插即用策略;2)较低的测试功耗,单个芯片测试时,其他芯片保持关断状态彼此互不干扰;3)测试灵活可控,测试状态可以根据需要灵活切换;4)基于fcm的扫描设计,可以有效减少配置步骤和导线,简化设计的复杂性。
[0037]
实施例2本实施例为了更便于对本发明的理解,将详细介绍本专利内部模块结构和功能:(1)灵活可配置模块所述灵活可配置模块结构如图3所示。灵活可配置模块具备高带宽数据传输特性和灵活可配置性,可以传输任何测试信号,控制信号或者时钟信号。
[0038]
所述灵活可配置模块fcm的特点是采用双路斜对称设计,可以实现水平方向同时从左往右和从右往左双向数据传输,且各自传输路径不受干扰;垂直方向可以实现从下往上和从上往下的双向传输功能。
[0039]
所述灵活可配置模块fcm的外部有fcm_top_y、fcm_bottom_y、fcm_to_right、fcm_from_left、fcm_from_right和fcm_to_left六个端口。fcm_top_y和fcm_bottom_y端口为双向传输端口,垂直方向可以被配置成从fcm_bottom_y端口传输数据到fcm_top_y端口,也可以被配置成从fcm_top_y端口传输数据到fcm_bottom_y端口。fcm_from_left和fcm_from_right端口为输入端口,fcm_to_right和fcm_to_left为输出端口,fcm_from_left和fcm_to_right端口所在的线路和fcm_from_right和fcm_to_left所在的线路相互平行,通过配置可以实现同一时刻双向数据传输。
[0040]
所述灵活可配置模块内部包括寄存器a和寄存器d、锁存器b和锁存器c、八个二选一的多路复用器(fmux1
‑ꢀ
fmux8)和四个三态门(tri1
‑ꢀ
tri4)。
[0041]
多路复用器fmux1的输入端分别接fcm_from_left端口和多路复用器fmux5的输出,from_left_en1为多路复用器fmux1的控制信号,当fcm_from_en1为1时,多路复用器fmux1输出为多路复用器fmux5的输出值,当fcm_from_en1为0时,多路复用器fmux1输出为fcm_from_left的值。多路复用器fmux1的输出分别连接寄存器a的d输入端和多路复用器fmux2的输入端。
[0042]
多路复用器fmux2另一个输入端是寄存器a的输出端q,多路复用器fmux2的控制信号为from_left_en2,当from_left_en2为1时,多路复用器fmux2的输出为寄存器a的q端值,当from_left_en2为0时,多路复用器fmux2的输出值为多路复用器fmux1的输出值。多路复用器fmux2的输出端分别连接锁存器c的输入端d和多路复用器fmux3的输入端。
[0043]
多路复用器fmux3的另一个输入端为多路复用器fmux2的输出端,多路复用器fmux3的控制信号为to_right_en2,当to_right_en2为1时,多路复用器fmux3的输出为锁存器c的输出端q的值,当to_right_en2为0时,多路复用器fmux3的输出为多路复用器fmux2的输出值;多路复用器fmux3的输出分别连接到多路复用器fmux4的输入端和三态门tri1的输入端。
[0044]
多路复用器fmux4的另一个输入端为三态门tri2的输出,多路复用器fmux4的控制信号为to_right_en1,当to_right_en1为1时,多路复用器fmux4的输出值为多路复用器fmux3的输出值,当to_right_en1为0时,多路复用器fmux4的输出值为三态门tri2的输出值。多路复用器fmux4的输出分别连接fcm_to_right端口和多路复用器fmux8的输入端口。
[0045]
多路复用器fmux8的另一个输入端连接fcm_from_right端口,from_right_en1为多路复用器fmux8的控制信号,当from_right_en1为1时,多路复用器fmux8的输出值为多路复用器fmux4的输出值,当from_right_en1为0时,多路复用器fmux8的输出值为fcm_from_right的输入值。多路复用器fmux8的输出分别连接到寄存器d的输入端d和多路复用器fmux7的输入端。
[0046]
多路复用器fmux7的另一个输入端连接寄存器d的输出端q,信号from_right_en2为多路复用器fmux7的控制信号,当from_right_en2为1时,多路复用器fmux7输出值为寄存器d输出端q的值,当from_right_en2为0时,多路复用器fmux7输出值为多路复用器fmux8的输出值。多路复用器fmux7的输出分别连接锁存器b的输入端a和多路复用器fmux6的输入端。
[0047]
多路复用器fmux6的另一个输入端为锁存器b的输出端q,信号to_left_en1为多路复用器fmux6的控制信号,当to_left_en1为1时,多路复用器fmux6的输出端的值为锁存器b的输出端q值,当to_left_en1为0时,多路复用器fmux6的输出端的值为多路复用器fmux7的输出值。多路复用器fmux6的输出值连接到多路复用器fmux5的输入。
[0048]
多路复用器fmux5的另一个输入端接三态门tri3的输出,信号to_left_en2为多路复用器fmux5的控制信号,当to_left_en2为1时,多路复用器fmux5的输出为多路复用器fmux6的输出值,当to_left_en2为0时,多路复用器fmux5的输出三态门tri3的输出值。多路复用器fmux5的输出值分别连接fcm_to_left端口和多路复用器fmux1的输入。
[0049]
三态门tri1的输入连接多路复用器fmux3的输出,输出连接fcm_top_y端口;三态
门tri2的输入连接端口fcm_top_y,输出连接多路复用器fmux4的输入端;三态门tri3的输入连接fcm_bottom_y端口,输出连接多路复用器的0信号输入端;三态门tri4的输入端连接多路复用器fmux6的输出端,输出连接fcm_bottom_y端口。
[0050]
所述灵活可配置模块fcm可以被配置成两种模式,分别是不包含和包含寄存器和锁存器的模式。所述灵活可配置模块fcm包含寄存器和锁存器模式如图4(a)-图4(e)所示,图4(a)为fcm_from_left到fcm_to_right和fcm_from_right到fcm_to_left之间的通路都被配置成包含寄存器和锁存器的模式;图4(b)为仅fcm_from_left到fcm_to_right之间的通路被配置成包含寄存器和锁存器模式;图4(c)为仅fcm_from_right到fcm_to_left之间的通路都被配置成包含寄存器和锁存器的模式;其中图4(b)、图4(c)为灵活可配置模块fcm特有的传输模式,即同一时刻,水平方向灵活可配置模块fcm可以被配置成水平向左包含寄存器和锁存器模式,而向右方向的电路不包含;图4(d)的灵活可配置模块fcm被配置成fcm_top_y到fcm_bottom_y向下导通,且通路为包含寄存器和锁存器的模式;图4(e)的灵活可配置模块fcm中fcm_bottom_y到fcm_top_y被配置成包含寄存器和锁存器的传输通路。
[0051]
所述灵活可配置模块fcm不包含寄存器和锁存器模式如图5所示,图中fcm_from_left到fcm_to_right、fcm_from_right到fcm_to_left、fcm_bottom_y到fcm_top_y和fcm_top_y到fcm_bottom_y之间的通路都被配置成不包含寄存器和锁存器的模式。
[0052]
所述两种模式中,含有寄存器和锁存器的模式可以传输任意的测试数据,寄存器能够解决从小芯片中输出长测试路径的时序限制问题。锁存器可以保持传输数据为低电平输出,减少保持时间违例。不包含寄存器和锁存器的模式,可以传输任意的测试信号或者时钟信号。
[0053]
所述灵活可配置模块fcm采用双路斜对称结构在水平多线路传输场景下可以有效减少配置步骤。图3中三态门、寄存器a和b、寄存器c和d、多路复用器fmux1和fmux8、fmux2和fmux7、fmux3和fmux6、fmux4和fmux5分别对称,且灵活可配置模块fcm两种配置模式下,每组对称的多路复用器控制信号值完全相同,因此配置信号可以共用。
[0054]
灵活可配置模块fcm具备灵活性和可配置性,它可以在灵活可配置模块fcm设计阶段或者使用阶段获取。灵活可配置模块fcm设计阶段指根据实际需求基于完整的灵活可配置模块fcm选用fcm内部想要的线路,不需要的部分可以直接去掉。例如实际电路中fcm需要被配置成fcm_top_y到fcm_bottom_y包含寄存器和锁存器模式,并且该模式和数据传输方向固定,那么在设计阶段就可以直接选定该模式和线路,用不到的电路部分就去掉,对应的结构图如图4(d)所示。图4(e)为设计成单向向上且包含寄存器和锁存器模式的结构。
[0055]
本发明所述芯粒测试电路基于灵活可配置模块fcm的扫描链测试设计如图1所示,电路采用的是水平多线路传输设计。图1中fcm7的fcm_bottom_y端口连接到中介层下方的si端口,fcm_top_y端口连接chip2的扫描输入端口si2,fcm7的fcm_to_right端口连接fcm8的fcm_from_left端口。同样的,水平方向fcm8、fcm9、fcm10、fcm11和fcm12和相邻模块的端口彼此相连接,形成一条fcm链。fcm_to_right和fcm_from_left端口所在的传输线路为扫描输入线路,fcm_from_righ和fcm_to_left端口所在的传输线路为扫描输出线路。在扫描测试中,图1中每个灵活可配置模块fcm水平向左方向传输扫描输入测试数据,向右方向同时传输扫描输出数据,彼此独立互不干扰。
[0056]
当测试chip1扫描链时,只需配置fcm9的fcm_top_y端口向上导通,fcm10的fcm_
top_y端口向下导通,其他fcm的fcm_top_y端口都保持截断状态,再配置fcm7、fcm8和fcm9水平向左和fcm8、fcm9和fcm10水平向右的方向同时打开,即可完成对芯片1的扫描测试。同理可以完成chip0和chip2的测试。
[0057]
(2)控制信号配置模块参照图1,本发明基于ieee 1149.1标准自定义了一个控制信号配置模块,赋予测试指令为chiplet_test,当输入3位的测试指令111时,电路将进入芯粒测试模式。
[0058]
所述控制信号配置模块参考图6,控制信号配置模块主要由自锁模块1、信号配置模块和自锁模块2串联组成;所述信号配置模块由多个测试数据寄存器单元串联而成,每个测试数据寄存器单元由一个寄存器和一个锁存器串联而成,寄存器的输出同时接到下一级锁存器的输入,锁存器的输出接到灵活可配置模块fcm的控制信号;每一级测试数据寄存器单元中的寄存器输出同时也接到下一级测试寄存器的输入。
[0059]
自锁模块1和自锁模块2为一位的测试数据寄存器单元,分别位于控制信号模块的首端和尾端,用于控制信号的移位(shift_dr_en)和更新(update_dr_en)使能信号,保持灵活可配置模块fcm配置信号的稳定。自锁模块1和自锁模块2为可选的模块,当信号配置模块的信号较多时,整个控制信号配置模块将变得比较长,因此位于尾部的自锁模块2的使能信号的传输路径变得较长,导致使锁存能信号出现延迟,不能及时关断移位和更新信号。所以此时可以同时启用自锁模块1,由于自锁模块1位于该模块首端,锁存使能信号传输延迟可以忽略不计,因此自锁模块1可以更有效的开启使能信号。而当信号配置模块较短的时候,即自锁模块2锁存使能信号传输延迟可以忽略不计时,自锁模块1和自锁模块2可以任意选择。
[0060]
锁存信号和配置信号通过tdi分别移入自锁模块1、信号配置模块和自锁模块2,数据的移位和更新状态受到shift_dr_en和update_dr_en两个信号控制。自锁模块1和自锁模块2的自锁信号分别接到或非门的两个输入端,或非门的输出分别单独和shift_dr_en、update_dr_en信号各自连接到一个与门的输入端,两个单独的与门输出端连接一个反向器的输入,反相器的输出连接到图6中多路复用器的选择信号端。每个寄存器用来串行移入配置信号,锁存器用来锁存配置信号,其中输出的配置信号为uo0、uo1
…
uom,分别连接到fcm的控制信号。
[0061]
所述控制信号配置模块中自锁模块上电复位后初始默认输出值为0,移位状态下自锁模块处于无效状态,当进入更新状态时,自锁信号被加载到自锁模块内,自锁功能启动。当shift_dr_en=1时,进入移位状态,update_dr_en=1时,进入更新状态,所有的状态转换都是通过测试状态控制模块中的八位状态机进行切换。基本原理是将m位的配置信号和2位的自锁信号通过tdi串行移入到对应的寄存器中,等数据稳定后,启动更新指令,将配置信号和自锁信号移入到每个锁存器中,锁存器锁存并保持配置信号。其中自锁信号的值需要被配置成1,取反后变为0,可以自动关断updat_dr_en和shift_dr_en信号。
[0062]
(3)测试状态控制模块测试状态控制模块主要包含八位的测试控制有限状态机和指令寄存器模块。中介层中所有电路的状态转换都是通过tc_fsm实现,测试控制有限状态机的状态转换如图9所述。该状态机共有test_rest、test_hangs、drsel、shift_dr、update_dr、irsel、shift_ir和update_ir八个状态,tc_fsm把接收到的tms和tck信号进行译码操作,生成需要的操作序
列,控制电路进入对应的测试模式,tc_fsm所有的状态切换都是以tms在tck上升沿到来的值为依据,电路所有测试逻辑的变化都是在tck的上升沿或下降沿进行。
[0063]
其中test_reset为起始状态位,处于test_reset状态时,测试逻辑为失效状态,电路处于正常的工作方式,当tck上升沿到来时,tms一直保持为高电平时,状态机将一直保持测试复位状态,若tms切换成低电平,状态机将进入test_hangs状态。不管tc_fsm原先状态如何,只要tms在tck上升沿保持连续最低四个或者四个以上时钟周期的高电平,tc_fsm就会进入test_reset状态。
[0064]
test_hangs为测试挂起状态,处于该状态时,只有当有测试指令输入的时候,才会进行测试状态跳转,否则电路将保持当前测试状态不变,当tms保持为低电平的时候,状态机将一直处于该状态,若tms处于高电平且tck上升沿出现的时候,tc_fsm将进入drsel状态。
[0065]
drsel状态为tc_fsm的一个临时状态,当处于这个状态时,此时指令所选的测试数据寄存器保持之前的状态。tc_fsm处于这个状态时,当tck上升沿出现时,如果tms保持低电平,tc_fsm将进入shift_dr状态,当tms保持高电平,tc_fsm将进入irsel状态。
[0066]
tc_fsm 处于shift_dr状态时,移位使能信号shift_dr_en开启,数据开始从tdi向tdo方向移位,当tck上升沿到来时,tms如果保持低电平,则tdi到tdo方向的数据将继续移动,若tms保持为高电平,tc_fsm将进入update_dr状态。
[0067]
update_dr状态为数据锁存器刷新状态,tc_fsm处于这个状态可以将移位寄存器中的值移位到测试数据寄存器的锁存器中,update_dr_en开启,此过程需要在tck的下降沿完成。当fc_fsm处于update_dr状态且tck上升沿出现时,若tms保持低电平,tc_fsm将回到test_hangs状态,当tms保持高电平,tc_fsm将切换到drsel状态。
[0068]
irsel状态为临时的一个状态,当处于irsel状态时,当前指令所选择的测试数据寄存器保持先前状态。当tc_fsm处于该状态且tck出现上升沿时,如果tms保持低电平,tc_fsm将进入shift_ir状态,若tms保持高电平,tc_fsm将回到test_reset状态。
[0069]
当tc_fsm处于shift_ir状态时,测试指令将通过tdi移入指令寄存器模块中,当tck上升沿出现且tms一直保持低电平时,寄存器模块中移位寄存器将处于移位状态,若tms保持高电平,tc_fsm将进入update_ir状态。
[0070]
当tc_fsm处于update_ir状态时,在tck的下降沿把数据从指令寄存器模块的寄存器更新锁存到对应的锁存器中,当新的指令得到锁存后就会变成当前指令。当处于update_ir状态时,若tck上升沿到来且tms保持低电平,tc_fsm将回到test_hangs状态,当tms保持高电平,tc_fsm将回到drsel状态。
[0071]
实施例3为了更好的对本发明方法中采用的技术效果和可行性加以验证说明,本实施例首先对fcm控制信号配置模块进行了仿真实验,接着对提出的芯粒进行了仿真验证。本芯粒由chip0、chip1和chip2组成。其中chip1包含iscas基准电路s1423,chip0和chip2包含16k*8bit的sram存储器。通过对芯片集成前和集成后测试结果的对比,验证本发明方法所具有的真实效果。
[0072]
(1)fcm控制信号配置模块仿真实验fcm不包含寄存器和锁存器模式且传输方向从fcm_bottom_y到fcm_top_y的配置
信息见图7,图7中fcm_bottom_en1、fcm_bottom_en2、fcm_top_en1、fcm_top_en2、from_left_en1、from_left_en2、to_right_en1、to_right_en2、from_right_en1、from_right_en2、to_left_en2和to_left_en1信号分别依次连接到控制信号配置模块的u0至u11端口,对应的使能值为101010001101,其中自锁信号1和自锁信号2的使能值为1。
[0073]
根据图8波形图所示,左边框内的uo1到uo11的值为101010001101,自锁信号1(self_locking_1)和自锁信号2(self_locking_2)的值为1,与图7中的配置信息一致。其中第1部分为配置过程,tdi在第1部分输入的是配置信息和自锁信号值,此时fcm所有的控制信号默认为0。当配置完成后启动update_dr_en信号,所有的控制信号都被更新到锁存器中,自锁模块开启,所有信号被锁存并保持稳定。波形图第2部分显示,自锁信号开启后,uo1到uo12所有端口的输出值都保持稳定。该实验验证了芯粒控制信号配置模块实现对fcm模块单向向上不包含寄存器和锁存器模式传输控制。
[0074]
(2)芯粒chip1扫描测试仿真实验以图1中chip1的扫描链测试为例。芯片chip1集成前扫描测试仿真波形如图10(a)所示,集成后测试结果如图10(b)所示。在对集成后chip1中的扫描链进行测试前,需要先对fcm进行配置,在配置完成前,扫描测试输入的值为空值,因此需要在原始扫描测试仿真电路增加延时,保证在延迟时间内完成fcm的配置。图10(b)中框1显示了对fcm的配置信息,框2显示了fcm配置完成前chip1的test_si1输入为空值,配置完成后才进行数据的输入,测试过程为:1)配置fcm:配置连接到扫描测试端口的所有fcm,保持chip1的test_si1和test_so1线路处于导通状态,chip0和chip2的扫描测试输入和输出端口保持截断;2)输入测试激励,配置完fcm后,输入添加了延时时间的原始测试文件进行测试;3)观察并分析测试结果:从图10(b)中可以观察到,chip1中的test_si1、test_so1和test_se1信号被打开可以正常输入测试数据,而chip0和chip2中的扫描输入和扫描输出都为截断状态,test_se信号正常传输;通过对比图10(a)和图10(b)的仿真波形,可以发现图10(b)框外扫描测试波形与图10(a)完全一致,由此可以判断出集成前芯片和集成后芯片测试结果完全一致,验证了设计的正确性和可行性。
[0075]
(3)芯粒chip0的存储器测试仿真实验以测试chip0中存储器为例,图11(a)为chip0集成前测试仿真图,图11(b)为集成后测试仿真图。已知集成前chip0内部已经存在基于ieee 1687的存储器内建自测试电路,电路仍复用原始测试逻辑,基本测试过程为:1)配置fcm:对chip0下方的fcm1和fcm2配置为向上导通且不包含寄存器和锁存器的传输路径,保持中介层下方的tdi和tck到chip0的tdi和tck传输路径为导通状态。chip1和chip2的tdi和tck则保持截断状态,无法接收信号。从图11(b)中的仿真波形也可观察到,chip0中的tdi和tck可以正常传输数据,而chip1和chip2中的tdi和tck不能传输数据,避免了不必要的测试功耗损失。图11(b)中测试文件tb0第1部分对应测试指令和配置信号,chip0未进入测试状态,此时tdi为高阻态,当配置完fcm后,chip0才开始测试存储器;2)输入测试激励:fcm配置完后,开始输入原始存储器测试数据,此处的测试文件复用chip0原始的测试文件,仅在测试文件里添加了延时信息,延迟时间对应波形第1部分;
3)观察并分析测试结果:从图11(b)中第2部分可以观察到,chip0中的go和done信号可以正常拉起,完成了对集成后chip0中存储器的测试;通过观察可以发现,图11(b)框外chip0的仿真波形和图11(a)完全一致,即集成前和集成后芯片测试结果相同。上述两个测试结果有效的验证了本设计的正确性和可行性。仿真结果表明,电路可以实现对已有dft硬件的重构和复用,满足即插即用的策略。
[0076]
所述实验结果说明了本专利的可行性和实用性。基于fcm的芯粒测试电路,可以实现对原有dft逻辑的复用,满足水平双线路测试需求和即插即用的策略,增强了测试的灵活性和可控性,为芯粒的可测试设计提供了一个全新的方法。
[0077]
本发明的描述是为了示例和描述起见而给出的,而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用,并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。以上所述仅为本发明的优选方案,并非作为对本发明的进一步限定,凡是利用本发明说明书及附图内容所作的各种等效变化均在本发明的保护范围之内。
技术特征:
1.一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述测试电路位于中介层,所述测试电路包括若干个灵活可配置模块fcm、控制信号配置模块、测试状态控制模块;芯粒内有若干待测小芯片,待测小芯片的部分测试信号分别与对应的灵活可配置模块fcm上端口连接;芯粒外层部分测试信号与对应的灵活可配置模块fcm下端口连接;所述测试状态控制模块连接控制信号配置模块并发出测试控制信号,实现对控制信号配置模块内控制信号的配置,进而控制灵活可配置模块fcm的数据传输方向及灵活可配置模块fcm的导通或截断,使待测小芯片进入不同的测试模式。2.根据权利要求1所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述中介层电路的灵活可配置模块fcm为4n个,其中n的个数为芯粒内待测小芯片的个数,且n为正整数;每个待测小芯片的测试数据输入tdi、测试时钟tck、扫描输出so和扫描输入si信号分别接一个灵活可配置模块fcm的上端口,接tck信号的灵活可配置模块fcm下端口直接接到芯粒外层的tck端口;接第一个待测小芯片tdi信号的灵活可配置模块fcm,其下端口接芯粒外层的tdi端口;连接其他待测小芯片tdi信号的灵活可配置模块fcm,其下端口接上一级待测小芯片的二选一多路复用器的输出端;下一级待测小芯片tdo的输出接本级的二选一多路复用器的输入端,本级多路复用器的另一个输入端口接上一级二选一多路复用器的输出端口,本级二选一多路复用器的控制信号接本级反相器的输出端,最后一级多路复用器的输出端接三选一多路复用器3mux的一个输入端口,该三选一多路复用器的输出端连接芯粒外层的tdo信号;连接最后一个待测小芯片si的灵活可配置模块fcm,其下端口接芯粒外层的si信号;连接最后一个待测小芯片so的灵活可配置模块fcm,其下端口接芯粒外层的so信号;连接待测小芯片so和si的相邻两个灵活可配置模块fcm,其水平方向的输入端口和输出端口互连;所有待测小芯片的tms、trst和se信号分别与芯粒外层的tms、trst和se信号直接连接。3.根据权利要求2所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,控制信号配置模块的输入端接芯粒最外层tdi信号,控制信号配置模块的输出端口接三选一多路复用器3mux的一个输入端口;控制信号配置模块包含多个输出控制信号,所有的控制信号分别连接到每个灵活可配置模块fcm的控制信号及所有反相器的输入端口,控制信号配置模块内部的移位和更新使能信号连接测试状态控制模块。4.根据权利要求3所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,测试状态控制模块的输入端接芯粒外层的tdi、trst、tms和tck信号,输出端连接三选一多路复用器3mux的一个输入端口;所述测试状态控制模块连接着控制信号配置模块并发出控制信号,实现对控制信号配置模块内数据移位和更新操作,完成控制信号的配置,进而控制灵活可配置模块fcm的数据传输方向及灵活可配置模块fcm的导通或截断。5.根据权利要求1所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述灵活可配置模块fcm外部有fcm_top_y、fcm_bottom_y、fcm_to_right、fcm_from_left、fcm_from_right和fcm_to_left六个端口;其中,fcm 模块上下两端的fcm_top_y和fcm_bottom_y端口为双向传输端口;fcm_from_left和fcm_from_right端口为输入端口,fcm_to_right和fcm_to_left为输出端口;灵活可配置模块fcm为双路斜对称结构,其对称轴为端口fcm_to_right和fcm_to_left
的连线,采用水平双向传输模式时,fcm模块左上部分的控制信号和右下部分的控制信号完全相同;所述灵活可配置模块fcm的左上部分包括三态门tri1、三态门tri2、寄存器a、锁存器c、多路复用器fmux1、多路复用器fmux2、多路复用器fmux3和多路复用器fmux4;其中,多路复用器fmux1、寄存器a、多路复用器fmux2、锁存器c、多路复用器fmux3和多路复用器fmux4从左往右依次串联,即上一级的输出连接下一级的输入端;多路复用器fmux1的一个输入端连接fcm_from_left端口;多路复用器fmux4的输出连接fcm_to_right端口;三态门tri1的输出端连接fcm模块的fcm_top_y端口,多路复用器fmux3的输出端接三态门tri1的输入端;三态门tri2的输入端连接fcm的fcm_top_y端口,其输出端接多路复用fmux4的输入端;灵活可配置模块fcm的右下部分包括三态门tri3、三态门tri4、寄存器b、锁存器d、多路复用器fmux5、多路复用器fmux6、多路复用器fmux7和多路复用器fmux8;其中,多路复用器fmux8、锁存器d、多路复用器fmux7、寄存器b、多路复用器fmux6和多路复用器fmux5从右至左依次串联,即上一级的输出接下一级的输入端;所述多路复用器fmux1、多路复用器fmux2、多路复用器fmux3、多路复用器fmux4、多路复用器fmux5、多路复用器fmux6、多路复用器fmux7和多路复用器fmux8均为二选一多路复用器;多路复用器fmux8的一个输入端连接灵活可配置模块fcm的下端口fcm_from_right,另一个输入端口接多路复用器fmux4的输出端口;多路复用器fmux5的输出端口分别连接fcm_to_left端口和多路复用器fmux1的另一个输入端口;三态门tri3的输入端接灵活可配置模块fcm的下端口fcm_bottom_y,其输出端接多路复用器fmux5的输入端口;三态门tri4的输出端接灵活可配置模块fcm的下端口fcm_bottom_y,其输入端接多路复用器fmux6的输出端。6.根据权利要求5所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述灵活可配置模块fcm有12个控制信号,其中fcm_top_en1 、fcm_top_en2、fcm_bottom_en1和fcm_bottom_en2分别为三态门tri1、三态门tri2、三态门tri3、三态门tri4的控制信号,实现灵活可配置模块fcm垂直方向fcm_bottom_y和fcm_top_y端口的双向传输;from_left_en1、fcm_left_en2、to_right_en2、to_right_en1、to_left_en2、to_left_en1、from_right_en2和from_right_en1分别为多路复用器fmux1、多路复用器fmux2、多路复用器fmux3、多路复用器fmux4、多路复用器fmux5、多路复用器fmux6、多路复用器fmux7和多路复用器fmux8的控制信号;通过对每个多路复用器和三态门控制端信号的控制,实现灵活可配置模块fcm的不同模式及测试线路的切换。7.根据权利要求5所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述灵活可配置模块fcm内部包含多条传输线路,根据传输线路的选择,分为不包含寄存器、锁存器模式和包含寄存器、锁存器模式;所述不包含寄存器、锁存器模式表示所述灵活可配置模块fcm内部所有传输线路都被配置成不包含模式;包含寄存器、锁存器模式有两种配置,一种是部分传输线路被配置成包含寄存器、锁存器模式,剩余部分线路不包含,另一种模式是所有传输线路都被配置成包含寄存器和锁存器模式。8.根据权利要求3所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述
控制信号配置模块包括依次串联的自锁模块1、信号配置模块和自锁模块2,自锁模块1位于控制信号配置模块的初始输入端,自锁模块2位于控制信号配置模块的末端;所述信号配置模块由多个测试数据寄存器单元串联而成,输出的信号数根据实际配置的信号数确定,所有的控制信号分别与对应的灵活可配置模块fcm控制信号端连接;所述自锁模块1和自锁模块2均为一位的测试数据寄存器单元,自锁模块1和自锁模块2控制着信号配置模块内数据的移位和更新操作。9.根据权利要求4所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述测试状态控制模块包括八位的测试控制有限状态机tc_fsm和指令寄存器模块;测试控制有限状态机tc_fsm包含tms、tck、trst、tdi和tdo五个端口,其接收 tms和tck的信号产生译码,并生成测试控制序列,控制所述指令寄存器、控制信号配置模块的内部数据进行移入、移出及更新操作;所述指令寄存器模块的输入连接芯粒外层tdi端口,其输出连接所述三选一多路复用器3mux的一个输入端,指令寄存器模块存放芯粒测试指令,并输出3mux的控制信号。10.根据权利要求9所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述测试控制有限状态机tc_fsm的转换状态包括test_rest、test_hangs、drsel、irsel、shift_dr、update_dr、shift_ir、update_ir八个转换状态;所有的状态转换以tms在tck上升沿出现的值为依据,电路所有测试逻辑的变化都是在tck的上升沿或下降沿进行。11.根据权利要求1-10任一项所述的一种基于灵活可配置模块的芯粒测试电路,其特征在于,所述电路测试步骤为:步骤1、选择待测小芯片作为目标小芯片;步骤2、配置灵活可配置模块fcm,打开目标小芯片的测试通路,同时关断其他待测小芯片的测试通路;步骤3、复用原始测试文件对目标小芯片进行存储器测试、扫描测试和边界扫描测试;步骤4、完成该目标小芯片测试后,切换其他待测小芯片继续测试;步骤5、判断是否完成所有待测小芯片的测试,如果未完成,则重复上述步骤继续测试,直到完成所有待测小芯片测试后结束。
技术总结
本发明涉及超大规模集成电路可测性设计领域,公开了一种基于灵活可配置模块的芯粒测试电路,电路核心结构位于中介层,包括灵活可配置模块FCM、控制信号配置模块和测试状态控制模块;FCM采用双路斜对称结构,实现水平方向及垂直方向的数据传输;控制信号配置模块连接所有FCM的控制信号,控制着所有FCM的数据传输方向以及导通和截断状态;测试状态控制模块控制着FCM和控制信号配置模块内部数据的移位和更新操作。本发明可满足多种场景芯粒的测试需求,实现对原有DFT测试逻辑的复用,满足芯粒即插即用的策略,提升测试的灵活性和可控性。提升测试的灵活性和可控性。提升测试的灵活性和可控性。