半导体器件及其操作方法与流程
1.本公开总体涉及半导体器件及其操作方法。
背景技术：
2.在同步电路中，时钟树通常用于将时钟信号分配给许多时序元件，以便这些时序元件被适当地定时。时序元件通常包括触发器、锁存器和存储器。时钟树通常包括时钟门，这些时钟门生成可以开启和关闭以节能的门控时钟信号。去耦电容器被连接到时钟门，以保护时钟门免受来自电源线的电压信号和接地信号的变化的影响。对于包括时钟门的半导体器件，增加时钟门的频率有助于半导体器件以更快的速度运行。
技术实现要素：
3.根据本公开的一个实施例，提供了一种具有单元区域的半导体器件，该单元区域包括：第一组一个或多个第一块，每个所述第一块包括时钟门；第二组一个或多个第二块，每个所述第二块包括去耦电容器；并且其中：满足下列项中的至少一项：所述第一组具有两个或更多个第一块；或者所述第二组具有两个或更多个第二块；并且所述第一组的第一块与所述第二组的第二块交错。
4.根据本公开的另一实施例，提供了一种具有单元区域的半导体器件，该单元区域包括：第一时钟门控块，所述第一时钟门控块包括第一时钟门；第二时钟门控块，所述第二时钟门控块包括第二时钟门；一个或多个第一去耦电容器块，所述一个或多个第一去耦电容器块中的每一个包括去耦电容器；并且其中，所述一个或多个第一去耦电容器块位于所述第一时钟门控块和所述第二时钟门控块之间。
5.根据本公开的又一实施例，提供了一种制造具有单元区域的半导体器件的方法，该方法包括：在所述单元区域内形成第一去耦电容器块，所述第一去耦电容器块包括第一去耦电容器；形成第二去耦电容器块，所述第二去耦电容器块包括第二去耦电容器；以及形成一个或多个第一时钟门控块，所述一个或多个第一时钟门控块中的每一个包括时钟门，其中，所述一个或多个第一时钟门控块位于所述第一去耦电容器块和所述第二去耦电容器块之间。
附图说明
6.在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
7.图1是根据一些实施例的半导体器件的框图。
8.图2是根据一些实施例的单元区域的框图。
9.图3是根据一些实施例的单元区域的框图。
10.图4是根据一些实施例的单元区域的框图。
11.图5是根据一些实施例的单元区域的框图。
12.图6是根据一些实施例的单元区域的框图。
13.图7是根据一些实施例的单元区域的框图。
14.图8是根据一些实施例的单元区域的框图。
15.图9是根据一些实施例的单元区域的框图。
16.图10是根据一些实施例的单元区域的框图。
17.图11是根据一些实施例的单元区域的框图。
18.图12是根据一些实施例的单元区域的框图。
19.图13是根据一些实施例的单元区域的框图。
20.图14是根据一些实施例的单元区域的框图。
21.图15是根据一些实施例的单元区域的框图。
22.图16是根据一些实施例的单元区域的框图。
23.图17是根据一些实施例的单元区域的框图。
24.图18是根据一些实施例的单元区域的框图。
25.图19是根据一些实施例的制造半导体器件的方法的流程图。
26.图20是根据一些实施例的生成布局图的方法的流程图。
27.图21是根据一些实施例的制造具有单元区域的半导体器件的方法的流程图。
28.图22是根据一些实施例的eda系统的框图。
29.图23是根据一些实施例的ic制造系统的框图及与其相关联的ic制造流程。
具体实施方式
30.下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。其他组件、值、操作、材料、布置等是预期的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
31.此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“高于”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
32.公开了半导体器件及其制造方法的实施例。在一些实施例中，该半导体器件具有至少一个单元区域，该单元区域具有一组时钟门控块和一组去耦电容器(decap)块。第一组具有两个或更多个第一块和/或第二组具有两个或更多个第二块。每个时钟门控块包括时钟门。每个去耦电容器块包括去耦电容器。在每个单元区域内，时钟门控块和去耦电容器块是交错的。根据另一方法，在每个单元区域内，时钟门控块和去耦电容器块彼此隔离，即未
交错。例如，根据该另一方法，两个或更多个时钟门控块未被一个或多个去耦电容器块分开，两个或更多个去耦电容器块也未被一个或多个时钟门控块分开。通常，流经时钟门控块的电流要比流经去耦电容器块的电流多得多。根据该另一方法，单元区域中的时钟门控块与去耦电容器块的隔离倾向于使电流集中在单元区域的时钟门控块所在的部分。根据该另一方法，单元区域的时钟门控块部分中的电流的集中使得该另一方法更容易受到诸如自发热、电迁移等之类的问题的影响。
33.根据一些实施例，与该另一方法相比，在单元区域内交错时钟门控块和去耦电容器块是有利的，因为包括在单元区域中的更高电流导体(即每个时钟门控块中的一个或多个导体)更均匀地分布在单元区域中。根据一些实施例，较高电流导体在单元区域中的更均匀分布降低了对诸如自发热、电迁移等之类的问题的敏感性，从而促进了包括在时钟门控块中的时钟门的更有效和/或更快的操作。
34.图1是根据一些实施例的半导体器件100的框图。
35.在图1中，半导体器件100还包括电路宏(以下称为宏)101。宏101包括单元区域102。每个单元区域102包括第一组一个或多个时钟门控块和第二组一个或多个去耦电容/电容器(decap)块。第一组具有两个或更多个时钟门控块和/或第二组具有两个或更多个去耦电容器块。
36.每个时钟门控块包括一个或多个时钟门，该一个或多个时钟门生成相应的门控时钟信号。在一些实施例中，时钟信号的生成由时钟使能信号开启和关闭。在一些实施例中，时钟门还用于在时钟信号中提供延迟，使得宏101和/或半导体器件100的不同部分中的时序状态元件(未示出)被适当地同步。在一些实施例中，时序状态元件响应于时钟信号的时钟沿(例如，正时钟沿或负时钟沿)，并且时钟门被用于操纵时钟沿并从而协调时序状态元件的操作。一些常见类型的时钟门包括基于负锁存and门的时钟门、基于or门的时钟门、基于正锁存or门的时钟门、以及基于and门的时钟门。在2018年2月6日发布的美国专利no.9,887,698、2015年12月1日发布的美国专利no.9,203,405、以及2016年9月14日发布的美国专利no.9,442,510中提供了时钟门的示例，它们中的每一个通过引用整体并入。
37.去耦电容器用于将时钟门与半导体器件100中的其他电路去耦(至少相对于频谱的某些部分)。同样，去耦电容器保护免受来自电源线的电压信号和接地信号的变化的影响。在其中受保护电路(例如，时钟门)具有第一节点(其否则将电耦合到电源轨(例如，vdd轨、vss轨、接地轨等))的一些实施例中，一个或多个去耦电容器被电耦合在该节点和电源轨之间。一个或多个去耦电容器提供相应的电荷存储器，其有助于维持低阻抗、降低电源噪声、维持门控时钟信号的完整性等。
38.每个去耦电容器块包括一个或多个电容器。在一些实施例中，去耦电容器块中的电容器是具有以下电容器配置的负金属氧化物半导体(nmos)场效应晶体管(fet)，在该电容器配置中，nmos fet(nfet)的漏极端子和源极端子电耦合在一起。在一些实施例中，去耦电容器块中的电容器是一对串联电耦合的nfet和正金属氧化物半导体(pmos)fet(pfet)，并且其中，pfet的栅极端子电耦合到nfet的漏极端子，并且nfet的栅极端子电耦合到pfet的漏极端子。
39.在每个单元区域102内，如上所述，时钟门控块(具有时钟门)与去耦电容器块(具有去耦电容器)交错。因此，在去耦电容器块之间提供至少一个时钟门控块和/或在时钟门
控块之间提供至少一个去耦电容器块。在一些实施例中，时钟门控块和去耦电容器块的交错使得与该另一方法相比电流更均匀地分布和/或与该另一方法相比单元区域102的导体中的电流积聚更少。在一些实施例中，单元区域包括金属层，其中一个金属层中的导体沿平行于x轴的第一方向延伸，并且另一金属层中的导体沿平行于y轴的第二方向延伸。因此，第一方向垂直于第二方向。与该另一方法相比，通过在单元区域内将时钟门控块与去耦电容器块交错，减少了单元区域内的自发热，因为时钟门控块未集中在一个区域中，即未与去耦电容器块隔离。在一些实施例中，与该另一方法相比，单元区域102的每个实例中的导体分布更均匀且更短，因此允许电流更均匀地流过单元区域102。
40.在一些实施例中，单元区域102的边界由虚设栅极、虚设源极/漏极区域、和/或虚设导体标识。在一些实施例中，单元区域102的边界由电源轨(例如，vdd轨或接地轨)标识。在一些实施例中，通过将半导体器件100与布局图进行比较来标识单元区域的边界。布局图中的单元对应于半导体器件100中的单元区域。在一些实施例中，通过到半导体器件100中的不包括某些类型的互连的位置来标识单元区域102的边界。在一些实施例中，边界由空白区域或虚设区域标识。在例如2020年3月12日公开的美国授权前公开no.20200082054、2012年2月4日公开的美国授权前公开no.20210034805、以及2015年4月16日公开的国际(wo)授权前公开no.2015053852(国际申请号为pct/us2014/050180)中公开了关于标识半导体器件中的单元区域的边界的细节，它们中的每一个通过引用整体结合于此。
41.图2是根据一些实施例的单元区域200的框图。
42.单元区域200是图1中的相应的单元区域102中的示例。
43.单元区域200包括一组时钟门控块202和一组去耦电容器块204。每个时钟门控块在图2中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为202。每个去耦电容器块在图2中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为204。在图2中，时钟门控块202和去耦电容器块204交错。
44.在图2中，时钟门控块202和去耦电容器块204相对于x轴被布置在块行206中。行206中的块的位置由括号内的整数标识，即用括号()括起来的整数，其中整数从左到右增加(例如，位置(1)标识行206中的最左边的位置)。在该示例中，行206中位于奇数位置的每个块是时钟门控块202的实例(例如，位置(1)处的块是时钟门控块202的实例)，并且行206中位于偶数位置的每个块是去耦电容器块204的实例(例如，位置(2)处的块是去耦电容器块204的实例)。在一些实施例中，括号内的整数对应于相应布局图的轨道线。为方便起见，本实施例被称为奇-偶行。
45.在图2的奇-偶行中，行206有16个块。在其他实施例中，行206包括小于十六或大于十六的块数。因此，行206的实施例包括n个块，其中n是大于2的整数。在其他实施例(未示出)中，行206中位于偶数位置的每个块是时钟门控块202的实例(例如，位置(2)处的块将是时钟门控块202的实例)，并且行206中位于奇数位置的每个块是去耦电容器块204的实例(例如，位置(1)处的块将是去耦电容器块204)。在该替代示例中，白块将是去耦电容器块204，而时钟门控块202将是阴影块。此类其他实施例被称为具有偶-奇行。
46.再次参考图2所示的实施例，除了位置(1)处的时钟门控块202和位置(16)处的去耦电容器块204之外，每个时钟门控块202在相邻的去耦电容器块204之间，并且每个去耦电容器块204在时钟门控块202之间。
47.图3是根据一些实施例的单元区域300的框图。
48.单元区域300是图1中的相应的单元区域102的示例。此外，单元区域300包括上面关于图2描述的时钟门控块202和去耦电容器块204的相同布置。因此，单元区域300也包括块行206，如上面关于图2所述。
49.在该实施例中，单元区域300包括金属层302。金属层302的示例包括金属层m0、金属层m1、金属层m2等。金属层302包括导体304(为了图3中图示的简单起见，未标记所有导体)。每个导体304具有平行于y轴延伸的长轴。每个导体304延伸高于块行206中的相应的块。更具体地，相应的导体304延伸高于每个时钟门控块202，并且相应的导体304延伸高于每个去耦电容器块204。
50.与该另一方法相比，由于去耦电容器块202分离时钟门控块204，结果时钟门控块204更均匀地分布，因此与该另一方法相比，导体304更均匀地分布。与该另一方法相比，由于导体304的分布更均匀，电流更均匀地分布在单元区域300中，这增强了单元区域300免受诸如自发热、电迁移等之类的问题的影响。
51.图4是根据一些实施例的单元区域400的框图。
52.单元区域400是图1中的相应的单元区域102的示例。
53.每个时钟门控块在图4中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为402。每个去耦电容器块在图4中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为404。在图4中，时钟门控块402和去耦电容器块404是交错的，并且具有二维棋盘图案。
54.在图4中，时钟门控块402和去耦电容器块404相对于x轴被布置成行，并且相对于y轴被布置成列。行由圆括号{}中的整数标识，其中该整数从上到下增加。列由小括号()中的整数标识，该整数从左到右增加。如果n是标识总行数的整数并且m是标识总列数的整数，则n或m之一大于或等于3，即3≤n和3≤m，并且另一整数大于或等于2。例如，n＝3并且m＝2。例如，m＝3并且n＝2。m或n中的至少一个大于2的原因是因为图4所示的图案需要至少3个连续块，以获得时钟门控块402和去耦电容器块404的交错。在图4中，n＝4并且m＝8。
55.在图4中，行{1}中的位于奇数列位置的每个块是时钟门控块402之一，并且行{1}中的位于偶数列位置的每个块是去耦电容器块404之一。更具体地，块{1}(1)、块{1}(3)、块{1}(5)、块{1}(7)各自是相应的时钟门控块402，以及块{1}(2)、块{1}(4)、块{1}(6)、块{1}(8)各自是相应的去耦电容器块404。行{1}的布置被称为奇-偶行。
56.在图4中，行{2}中位于偶数列位置的每个块是时钟门控块402之一，并且行{2}中位于奇数列位置的每个块是去耦电容器块404之一。更具体地，块{2}(1)、块{2}(3)、块{2}(5)、块{2}(7)各自是相应的去耦电容器块404，以及块{2}(2)、块{2}(4)、块{2}(6)、块{2}(8)各自是相应的时钟门控块402。行{2}的布置被称为偶-奇行。
57.在图4中，奇数行位置的每一行是奇-偶行，并且偶数行位置的每一行都是偶-奇行。因此，在该实施例中，行{3}是奇-偶行，并且行{4}是偶-奇行。因此，除了列位置(1)和列位置(8)中的块之外，行中的每个时钟门控块402在一对去耦电容器块404之间，并且每个去耦电容器块404在一对时钟门控块402之间。因此，行{1}、{2}、{3}、{4}中的每一行中的块相对于x轴交错。
58.再次参考图4所示的实施例，除了列位置(1)处的时钟门控块402和列位置(8)处的
去耦电容器块404之外，每个时钟门控块402在相邻的去耦电容器块404之间，并且每个去耦电容器块404在时钟门控块402之间。
59.在图4中，列(1)中位于奇数行位置的每个块是时钟门控块402之一，并且列(1)中位于偶数行位置的每个块是去耦电容器块404之一。更具体地，块{1}(1)、块{3}(1)各自是相应的时钟门控块402，以及块{2}(1)、块{4}(1)各自是相应的去耦电容器块404。列(1)的布置被称为奇-偶列。
60.在图4中，列(2)中位于偶数行位置的每个块是时钟门控块402之一，并且列(2)中位于奇数行位置的每个块是去耦电容器块404之一。更具体地，块{1}(2)、块{3}(2)各自是相应的去耦电容器块404，以及块{2}(2)、块{4}(2)各自是相应的时钟门控块402。列(2)的布置被称为偶-奇列。
61.在图4中，奇数列位置中的每一列是奇-偶列，并且偶数列位置中的每一列是偶-奇列。因此，在本实施例中，列{3}、{5}、{7}各自是奇-偶列，并且列{4}、{6}、{8}各自是偶-奇列。因此，除了行位置{1}和行位置{4}中的块之外，列中的每个时钟门控块402在一对去耦电容器块404之间，并且每个去耦电容器块404在一对时钟门控块402之间。因此，列(1)、(2)、(3)、(4)、(5)、(6)、(7)、(8)中的每一列中的块相对于y轴交错。
62.图4所示的实施例，奇数行位置中的每一行是奇-偶行，偶数行位置中的每一行是偶-奇行，奇数列位置中的每一列是奇-偶列，以及偶数列位置中的每一列是偶-奇列。图4所示的实施例被称为a型单元区域400。
63.在替代实施例(未示出)中，奇数行位置中的每一行是偶-奇行，偶数行位置中的每一行是奇-偶行，奇数列位置中的每一列是偶-奇列，以及偶数列位置中的每一列是奇-偶列。该替代实施例被称为b型单元区域400。a型单元区域400和b型单元区域400两者都具有棋盘图案。
64.图5是根据一些实施例的单元区域500的框图。
65.单元区域500是图1中的相应的单元区域102的示例。此外，单元区域500包括上面关于图4描述的时钟门控块402和去耦电容器块404的相同布置。因此，单元区域500也包括块行，如上面关于图4所述。
66.在该实施例中，单元区域500包括金属层502。金属层502的示例包括金属层m0、金属层m1、金属层m2等。金属层502包括导体504(为了图5中图示的简单起见，未标记所有导体)。每个导体504具有平行于y轴延伸的长轴。每个导体504延伸高于列(1)-(8)中的相应的列。
67.与该另一方法相比，由于去耦电容器块402分离时钟门控块404，结果时钟门控块404均匀地分布，因此与该另一方法相比，导体504更均匀地分布。与该另一方法相比，由于导体504的分布更均匀，电流更均匀地分布在单元区域500中，这增强了单元区域500免受诸如自发热、电迁移等之类的问题的影响。
68.图6是根据一些实施例的单元区域600的框图。
69.单元区域600是图1中的相应的单元区域102的示例。
70.每个时钟门控块在图6中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为602。每个去耦电容器块在图6中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为604。在图6中，时钟门控块602和去耦电容器块604是交错的。在图
6中，时钟门控块602和去耦电容器块604相对于x轴被布置在块行606中。行606中的块的位置由括号()之间的整数标识，其中整数从左到右增加(例如，位置(1)标识行606中最左边的位置)。
71.图6具有成对块布置。更具体地，块在两个相邻的时钟门控块602的组以及两个相邻的去耦电容器块604的组之间交替。在该示例中，两项的组以两个相邻的去耦电容器块604开始并以两个相邻的时钟门控块602结束。以位置(1)和位置(2)开始，每组两个相邻的去耦电容器块604被分开两个块位置。因此，位置(1)、位置(2)、位置(5)、位置(6)、位置(9)、位置(10)、位置(13)和位置(14)处的块各自是去耦电容器块604。以位置(3)和位置(4)开始，每组两个时钟门控块602被分开两个块位置。因此，位置(3)、位置(4)、位置(7)、位置(8)、位置(11)、位置(12)、位置(15)、位置(16)处的块各自是时钟门控块602。为方便起见，本实施例被称为2行偶-奇组。
72.在该实施例中，行606具有十六个块。在其他实施例中，行606包括小于十六或大于十六的块数。因此，行606的实施例包括n个块，其中n是大于5的整数。这是因为行606所示的图案需要至少6个块来提供交错。在替代实施例中，以位置(1)和位置(2)开始，每组两个相邻的时钟门控块602被分开两个块位置。因此，位置(1)、位置(2)、位置(5)、位置(6)、位置(9)、位置(10)、位置(13)、位置(14)处的块各自是时钟门控块602。以位置(3)和位置(4)开始，每组两个去耦电容器块604被分开两个块位置。因此，位置(3)、位置(4)、位置(7)、位置(8)、位置(11)、位置(12)、位置(15)和位置(16)处的块各自是去耦电容器块604。为方便起见，该替代实施例被称为2行奇-偶组。
73.再次参考图6所示的实施例，除了位置(15)、(16)处的时钟门控块602之外，每组两个相邻的时钟门控块602在两组两个相邻的去耦电容器块604之间。此外，除了位置(1)、(2)处的两个相邻的去耦电容器块604之外，每组两个相邻的去耦电容器块604在两组两个相邻的时钟门控块602之间。
74.图7是根据一些实施例的单元区域700的框图。
75.单元区域700是图1中的相应的单元区域102的示例。
76.每个时钟门控块在图7中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为702。每个去耦电容器块在图7中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为704。在图7中，时钟门控块702和去耦电容器块704是交错的。在图7中，时钟门控块702和去耦电容器块704相对于x轴被布置在块行706中。行706中的块的位置由括号()之间的整数标识，其中整数从左到右增加(例如，位置(1)标识行706中最左边的位置)。
77.图7是图6所示的成对块布置的变体。更具体地，在图7中，在末端位置(1)和末端位置(16)中的每一个处，单元区域700包括单个未成对的去耦电容器块704。在位置(2)-(15)处，块在两个相邻的时钟门控块702的组以及两个相邻的去耦电容器块704的组之间交替。因此，位置(1)、位置(4)、位置(5)、位置(8)、位置(9)、位置(12)、位置(13)、位置(16)各自包括相应的去耦电容器块704。因此，位置(1)、位置(4)、位置(5)、位置(8)、位置(9)、位置(12)、位置(13)和位置(16)处的块各自是去耦电容器块704。此外，位置(2)、位置(3)、位置(6)、位置(7)、位置(10)、位置(11)、位置(14)、位置(15)是时钟门控块702。
78.在该实施例中，行706具有十六个块。在其他实施例中，行706包括小于十六或大于
十六的块数。因此，行706的实施例包括n个块，其中n是大于3的整数。
79.图8是根据一些实施例的单元区域800的框图。
80.单元区域800是图1中的相应的单元区域102的示例。此外，单元区域800包括上面关于图7所述的时钟门控块702和去耦电容器块704的相同布置。因此，单元区域800也包括块行706，如上面关于图7所述。
81.在该实施例中，单元区域800包括金属层802。金属层802的示例包括金属层m0、金属层m1、金属层m2等。单元区域800还包括金属层803。金属层803的示例包括金属层m0、金属层m1、金属层m2等。然而，金属层802和金属层803是不同的金属层。金属层802包括导体804(为了图8中图示的简单起见，未标记所有导体)。每个导体804具有平行于y轴延伸的长轴。每个导体804延伸高于相应的时钟门控块702，但没有导体804延伸高于每个去耦电容器块704。
82.关于金属层803，金属层803包括导体805(为了图8中图示的简单起见，未标记所有导体)。每个导体805具有平行于x轴延伸的长轴。
83.每个导体805延伸高于相应的相邻时钟门控块702的组，但未延伸高于或仅部分地延伸高于去耦电容器块704。在图8中，两个导体805延伸高于每个相应的相邻时钟门控块702的组。此外，高于相应的相邻时钟门控块702的组的每两个导体805未连接到高于其他相应的相邻时钟门控块702的组的其他导体805。
84.在一些实施例中，导体805连接到延伸高于同一组相邻的时钟门控块702的导体804。在一些实施例中，一个或多个导电过孔连接延伸高于同一组相应的相邻时钟门控块702的导体805和导体804。在一些实施例中，除了金属层802、803之外的不同金属层中的一个或多个导电过孔和一个或多个其他导体连接延伸高于同一组相应的相邻时钟门控块702的导体805和导体804。
85.导体804、805的配置提供更短的水平金属轨道(即导体805)，使得沿垂直金属轨道(即导体804)的电流不会积聚。更短的金属轨道增强了单元区域800免受诸如自发热、电迁移等之类的问题的影响。
86.图9是根据一些实施例的单元区域900的框图。
87.单元区域900是图1中的相应的单元区域102的示例。此外，单元区域900包括上面关于图7描述的时钟门控块702和去耦电容器块704的相同布置。因此，单元区域900也包括块行706，如上面关于图7所述。
88.在该实施例中，单元区域900包括金属层902。金属层902的示例包括金属层m0、金属层ml、金属层m2等。单元区域900还包括金属层903。金属层903的示例包括金属层m0、金属层m1、金属层m2等。然而，金属层902和金属层903是不同的金属层。金属层902包括导体904(为了图9中图示的简单起见，未标记所有导体)。每个导体904具有平行于y轴延伸的长轴。每个导体904延伸高于行706中的相应的块。更具体地，一个相应的导体904延伸高于每个时钟门控块702，并且一个相应的导体902延伸高于每个去耦电容器块704。
89.关于金属层904，金属层904包括导体905。每个导体905具有平行于x轴延伸的长轴。在这种情况下，有两个导体905。每个导体905延伸高于行706中的所有的块。
90.在一些实施例中，导体905连接到延伸高于同一组相邻的时钟门控块702的导体904。在一些实施例中，一个或多个导电过孔连接延伸高于同一组相应的相邻时钟门控块
702的导体905和导体904。在一些实施例中，除了金属层902、903之外的不同金属层中的一个或多个导电过孔和一个或多个其他导体连接延伸高于同一组相应的相邻时钟门控块702的导体905和导体904。
91.该实施例使用比图8所示的实施例更多的垂直金属轨道(即金属导体904)。这有助于确保单元区域900的电流不会过度聚集，从而增强单元区域900免受诸如自发热、电迁移等之类的问题的影响。
92.图10是根据一些实施例的单元区域1000的框图。
93.单元区域1000是图1中的相应的单元区域102的示例。
94.每个时钟门控块在图10中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为1002。每个去耦电容器块在图10中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为1004。在图10中，时钟门控块1002和去耦电容器块1004是交错的，并且具有成对棋盘图案。
95.行由圆括号{}中的整数标识，其中该整数从上到下增加。列由小括号()中的整数标识，该整数从左到右增加。如果n是标识总行数的整数并且m是标识总列数的整数，则n大于5或m必须大于2，而另一整数必须大于或等于1。例如，在一些实施例中，n等于6且m等于1。此外，在一些实施例中，n等于1且m等于3。n大于5或m必须大于2的原因是因为在行中需要至少6个连续块并且在列中需要至少3个连续块以获得时钟门控块1002和去耦电容器块1004的交错。在图10，n等于10且m等于8。
96.在图10中，每一行包括在两个相邻的时钟门控块1002的组以及两个相邻的去耦电容器块1004的组之间交替的块。对于行{1}，两项的组以两个相邻的时钟门控块1002开始并以两个相邻的去耦电容器块1004结束。以位置(1)和位置(2)开始，每组两个相邻的时钟门控块1002被分开两个块位置。因此，位置(1)、位置(2)、位置(5)、位置(6)处的块各自是时钟门控块1002。以位置(3)和位置(4)开始，每组两个相邻的去耦电容器块1004被分开两个块位置。因此，位置(3)、位置(4)、位置(7)和位置(8)处的块各自是去耦电容器块。为方便起见，行{1}中的布置被称为2行奇-偶组。
97.对于行{2}，两项的组以两个相邻的去耦电容器块1004开始并以两个相邻的时钟门控块1002结束。以位置(1)和位置(2)开始，每组两个相邻的去耦电容器块块1004被分开两个块位置。因此，位置(1)、位置(2)、位置(5)和位置(6)处的块各自是去耦电容器块1004。以位置(3)和位置(4)开始，每组两个相邻的时钟门控块1002被分开两个块位置。因此，位置(3)、位置(4)、位置(7)、位置(8)处的块各自是时钟门控块1002。为方便起见，行{2}的布置被称为2行偶-奇组。
98.在图10中，奇数行位置的每一行为2行奇-偶组，并且偶数行位置的每一行为2行偶-奇组。因此，在本实施例中，行{1}和行{3}各自为2行奇-偶组，并且行{2}和行{4}各自为2行偶-奇组。
99.在该实施例中，行1006具有十六个块。在其他实施例中，行1006包括小于十六或大于十六的块数。因此，行1006的实施例包括n个块，其中n是大于5的整数。这是因为行1006所示的图案需要至少10个块来提供交错。在替代实施例中，以位置(1)和位置(2)开始，每组两个相邻的时钟门控块1002被分开两个块位置。因此，位置(1)、位置(2)、位置(5)、位置(6)处的块将各自是时钟门控块1002。以位置(3)和位置(4)开始，每组两个去耦电容器块1004被
分开两个块位置。因此，位置(3)、位置(4)、位置(7)、位置(8)处的块各自是去耦电容器块1004。为方便起见，该替代实施例被称为2行奇-偶组。
100.在图10中，除了位置(7)、(8)处的时钟门控块1002之外，每组两个相邻的时钟门控块1002在两组两个相邻的去耦电容器块1004之间。另外，除了位置(1)、(2)处的两个相邻的去耦电容器块1004之外，每组两个相邻的去耦电容器块1004在两组两个相邻的时钟门控块1002之间。
101.在图10中，列(1)中位于奇数行位置的每个块是时钟门控块1002之一，并且列(1)中位于偶数行位置的每个块是去耦电容器块1004之一。更具体地，块{1}(1)、块{3}(1)各自是相应的时钟门控块1002，并且块{2}(1)、块{4}(1)各自是相应的去耦电容器块1004。列(1)的布置被称为奇-偶列。
102.在图10中，列(3)中位于偶数行位置的每个块是时钟门控块1002之一，并且列(3)中位于奇数行位置的每个块是去耦电容器块1004之一。更具体地，块{1}(2)、块{3}(2)各自是相应的去耦电容器块1004，并且块{2}(2)、块{4}(2)各自是相应的时钟门控块1002。列(2)的布置被称为偶-奇列。
103.在图10中，列(1)、(2)、(5)、(6)各自为奇-偶列，并且列(3)、(4)、(7)、(8)各自为偶-奇列。在图10中，单元区域1000的行{1}和行{3}作为2行奇-偶组，行{2}和行{4}作为2行偶-奇组，列(1)、(2)、(5)、(6)作为奇-偶列，以及列(3)、(4)、(7)、(8)作为偶-奇列。这种类型的布置被称为a型单元区域1000。
104.在替代实施例中，单元区域1000的行{1}和行{3}作为2行偶-奇组，行{2}和行{4}作为2行奇-偶组，列(1)、(2)、(5)、(6)作为偶-奇列，以及列(3)、(4)、(7)、(8)作为奇-偶列。这种类型的布置被称为b型单元区域1000。a型单元区域1000和b型单元区域1000两者都具有时钟门控块1002和去耦电容器块1004相对于x轴和y轴两者的交错。
105.图11是根据一些实施例的单元区域1100的框图。
106.每个时钟门控块在图11中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为1102。每个去耦电容器块在图11中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为1104。因此，单元区域1100也包括块行和块列，如上面关于图10所述。
107.在该实施例中，单元区域1100包括金属层1102。金属层1102的示例包括金属层m0、金属层m1、金属层m2等。单元区域1100还包括金属层1103。金属层1103的示例包括金属层m0、金属层m1、金属层m2等。然而，金属层1102和金属层1103是不同的金属层。金属层1102包括导体1104(为了图11中图示的简单起见，未标记所有导体)。每个导体1104具有平行于y轴延伸的长轴。每个导体1104延伸高于列(1)-(8)中的相应的列。因此，对于列(1)-(8)中的每一列，导体1104之一延伸高于该列中的所有的块。
108.关于金属层1103，金属层1103包括导体1105(为了图11中图示的简单起见，未标记所有导体)。每个导体1105具有平行于x轴延伸的长轴。
109.每个导体1105延伸高于相应的相邻时钟门控块1002的组，但未延伸高于或仅部分地延伸高于去耦电容器块1004。在图11中，两个导体1105延伸高于每个相应的相邻时钟门控块1002的组。此外，高于相应的相邻时钟门控块1002的组的每两个导体1105未连接到高于其他相应的相邻时钟门控块1002的组的其他导体1105。
110.在一些实施例中，导体1105连接到延伸高于同一组相邻的时钟门控块1002的导体1104。在一些实施例中，一个或多个导电过孔连接延伸高于同一组相应的相邻时钟门控块1002的导体1105和导体1104。在一些实施例中，除了金属层1102、1103之外的不同金属层中的一个或多个导电过孔和一个或多个其他导体连接延伸高于同一组相应的相邻时钟门控块1002的导体1105和导体1104。
111.导体1104、1105的配置提供更短的水平金属轨道(即导体1105)，使得沿垂直金属轨道(即导体1104)的电流不会积聚。
112.图12是根据一些实施例的单元区域1200的框图。
113.每个时钟门控块在图12中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为1202。每个去耦电容器块在图12中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为1204。因此，单元区域1200也包括块行和块列，如以上关于图10所述。
114.在该实施例中，单元区域1200包括金属层1202。金属层1202的示例包括金属层m0、金属层m1、金属层m2等。单元区域1200还包括金属层1203。金属层1203的示例包括金属层m0、金属层m1、金属层m2等。然而，金属层1202和金属层1203是不同的金属层。金属层1202包括导体1204(为了图12中图示的简单起见，未标记所有导体)。每个导体1204具有平行于y轴延伸的长轴。每个导体1204延伸高于列(1)-(8)中的相应的列。因此，对于列(1)-(8)中的每一列，导体1204之一延伸高于该列中的所有的块。
115.关于金属层1203，金属层1203包括导体1205(为了图12中图示的简单起见，未标记所有导体)。每个导体1205具有平行于x轴延伸的长轴。
116.每个导体1205延伸高于相应的行中的所有的块。在图12中，两个导体1205延伸高于每个相应的行。
117.在一些实施例中，导体1205连接到延伸高于同一组相邻的时钟门控块1002的导体1204。在一些实施例中，一个或多个导电过孔连接延伸高于同一组相应的相邻时钟门控块1002的导体1205和导体1204。在一些实施例中，除了金属层1202、1203之外的不同金属层中的一个或多个导电过孔和一个或多个其他导体连接延伸高于同一组相应的相邻时钟门控块1002的导体1205和导体1204。
118.在图12中，垂直金属轨道(即金属导体1204)有助于确保电流不会过度积聚。
119.图13是根据一些实施例的单元区域1300的框图。
120.单元区域1300是图1中的相应的单元区域102的示例。
121.每个时钟门控块在图13中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为1302。每个去耦电容器块在图13中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为1304。在图13中，时钟门控块1302和去耦电容器块1304是交错的，并且具有垂直条纹图案。
122.行由圆括号{}中的整数标识，其中该整数从上到下增加。列由小括号()中的整数标识，该整数从左到右增加。如果n是标识总行数的整数并且m是标识总列数的整数，则n大于2并且m必须大于1。例如，在一些实施例中，n等于3且m等于1。n大于2的原因是因为需要至少3个连续块来提供时钟门控块1302和去耦电容器块1304之间相对于x轴的交错。在图13中，n等于10且m等于8。如下文所解释的，时钟门控块1302和去耦电容器块1304相对于y轴没
有交错。因此，列的大小或m对时钟门控块1302和去耦电容器块1304之间的交错没有影响。
123.在图13中，行{1}-{4}都是奇-偶行。因此，单元区域1300具有相对于x轴的交错。列(1)中的所有块都是时钟门控块1302。这种类型的列被称为全时钟门控列。列(2)中的所有块都是去耦电容器块1304。这种类型的列被称为全去耦电容器列。在图13中，奇数列位置的每一列(1)、(3)、(5)、(7)是全时钟门控列，并且偶数列位置的每一列(2)、(4)、(6)、(8)是全去耦电容器列。由于列(1)-(8)不以任何方式在时钟门控块1302和去耦电容器块1304之间交替，因此时钟门控块1302和去耦电容器块1304未相对于y轴交错。图13所示的单元区域1300被称为a型单元区域1300。
124.在替代实施例中，行{1}-{4}都是偶-奇行。在该替代实施例中，奇数列位置的每一列(1)、(3)、(5)、(7)是全去耦电容器列，并且每一列(2)、(4)、(6)、(8)是全时钟门控列。该替代实施例被称为b型单元区域1300。
125.图14是根据一些实施例的单元区域1400的框图。
126.单元区域1400是图1中的相应的单元区域102的示例。
127.每个时钟门控块在图14中被示为白块，但为了图示的简单起见，并非所有的白块都被标记为1402。每个去耦电容器块在图14中被示为阴影块，但为了图示的简单起见，并非所有的阴影块都被标记为1404。在图14中，时钟门控块1402和去耦电容器块1404是交错的，并且具有水平条纹图案。
128.行由圆括号{}中的整数标识，其中该整数从上到下增加。列由小括号()中的整数标识，该整数从左到右增加。如果n是标识总行数的整数并且m是标识总列数的整数，则m大于2且n必须大于1。例如，在一些实施例中，m等于3且n可以等于1。m大于2的原因是因为需要至少3个连续块来提供时钟门控块1402和去耦电容器块1404之间相对于y轴的交错。如下所述，时钟门控块1402和去耦电容器块1404相对于x轴没有交错。因此，行的大小或n对时钟门控块1402和去耦电容器块1404之间的交错没有影响。在图14中，n等于10且m等于8。
129.在图14中，行{1}中的所有块都是时钟门控块1402。这种类型的行被称为全时钟门控行。行{2}中的所有块都是去耦电容器块1404。这种类型的行被称为全去耦电容器行。在图14中，奇数行位置的每一行{1}、{3}是全时钟门控行，并且偶数行位置的每一行{2}、{4}是全去耦电容器行。由于行{1}-{4}不以任何方式在时钟门控块1402和去耦电容器块1404之间交替，因此时钟门控块1402和去耦电容器块1404未相对于x轴交错。在图14中，列(1)-(8)都是奇-偶列。因此，单元区域1400相对于y轴具有交错。图14所示的单元区域1400称为a型单元区域1400。
130.在替代实施例中，列(1)-(8)都是偶-奇列。在该替代实施例中，奇数行位置的每一行{1}、{3}是全去耦电容器行，并且每一行{2}、{4}是全时钟门控行。该替代实施例被称为b型单元区域1400。
131.图15是根据一些实施例的单元区域1500的框图。
132.单元区域1500是图1中的相应的单元区域102的示例。
133.单元区域1500包括一组时钟门控块402(在图15中被标识为白块，并且为了图15中图示的简单起见，未全部标记为402)和一组去耦电容器块404(在图15中被标识为阴影块，并且为了图15中图示的简单起见，未全部标记为404)。在图15中，时钟门控块402和去耦电容器块404是交错的。
134.单元区域1500包括衬底层400a，该衬底层400a包括一组时钟门控块402和一组去耦电容器块404。时钟门控块402和去耦电容器块404相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层400a的行和列中的时钟门控块402和去耦电容器块404被组织为如上所述的a型单元区域400。
135.单元区域1500还包括相对于第三方向位于衬底层400a之下的衬底层400b，该第三方向垂直于x轴和y轴两者，并因此平行于z轴。单元区域1500包括一组时钟门控块402和一组去耦电容器块404。时钟门控块402和去耦电容器块404相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层400b的行和列中的时钟门控块402和去耦电容器块404被组织为如上所述的b型单元区域400。
136.单元区域1500包括相对于z轴位于衬底层400b之下的衬底层400c。单元区域1500包括一组时钟门控块402和一组去耦电容器块404。时钟门控块402和去耦电容器块404相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层400c的行和列中的时钟门控块402和去耦电容器块404被组织为如上所述的a型单元区域400。
137.在一些实施例中，衬底层400a、400b、400c彼此互连。在一些实施例中，衬底层400a、400b、400c中的块通过穿过衬底的过孔(tsv)互连。由于衬底层400a布置为a型单元区域400，衬底层400b布置为b型单元区域400，并且衬底层400c布置为a型单元区域400，因此单元区域1500相对于z轴交错时钟门控块402和去耦电容器块404。
138.图16是根据一些实施例的单元区域1600的框图。
139.单元区域1600是图1中的相应的单元区域102的示例。
140.单元区域1600包括一组时钟门控块1002(在图16中被标识为白块，并且为了图16中图示的简单起见，未全部标记为1002)和一组去耦电容器块1004(在图16中被标识为阴影块，并且为了图16中图示的简单起见，未全部标记为1004)。在图16中，时钟门控块1002和去耦电容器块1004是交错的。
141.单元区域1600包括衬底层1000a，该衬底层1000a包括一组时钟门控块1002和一组去耦电容器块1004。时钟门控块1002和去耦电容器块1004相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1000a的行和列中的时钟门控块1002和去耦电容器块1004被组织为如上所述的a型单元区域1000。
142.单元区域1600包括相对于第三方向位于衬底层1000a之下的衬底层1000b，该第三方向垂直于x轴和y轴两者，并因此平行于z轴。单元区域1600包括一组时钟门控块1002和一组去耦电容器块1004。时钟门控块1002和去耦电容器块1004相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1000b的行和列中的时钟门控块1002和去耦电容器块1004被组织为如上所述的b型单元区域1000。
143.单元区域1600包括相对于z轴位于衬底层1000b之上的衬底层1000c。单元区域1600包括一组时钟门控块1002和一组去耦电容器块1004。时钟门控块1002和去耦电容器块1004相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1000c的行和列中的时钟门控块1002和去耦电容器块1004被组织为如上所述的a型单元区域1000。
144.在一些实施例中，衬底层1000a、1000b、1000c彼此互连。在一些实施例中，衬底层1000a、1000b、1000c中的块通过tsv互连。由于衬底层1000a布置为a型单元区域1000，衬底层1000b布置为b型单元区域1000，并且衬底层1000c布置为a型单元区域1000，因此单元区
域1600相对于z轴交错时钟门控块1002和去耦电容器块1004。
145.图17是根据一些实施例的单元区域1700的框图。
146.单元区域1700是图1中的相应的单元区域102的示例。
147.单元区域1700包括一组时钟门控块1302(在图17中被标识为白块，并且为了图17中图示的简单起见，未全部标记为1302)和一组去耦电容器块1304(在图17中被标识为阴影块，并且为了图17中图示的简单起见，未全部标记为1304)。在图17中，时钟门控块1302和去耦电容器块1304是交错的。
148.单元区域1700包括衬底层1300a，该衬底层1300a包括一组时钟门控块1302和一组去耦电容器块1304。时钟门控块1302和去耦电容器块1304相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1300a的行和列中的时钟门控块1302和去耦电容器块1304被组织为如上所述的a型单元区域1300。
149.单元区域1700包括相对于第三方向位于衬底层1300a之下的衬底层1300b，该第三方向垂直于x轴和y轴两者，并因此平行于z轴。单元区域1700包括一组时钟门控块1302和一组去耦电容器块1304。时钟门控块1302和去耦电容器块1304相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1300b的行和列中的时钟门控块1302和去耦电容器块1304被组织为如上所述的b型单元区域1300。
150.单元区域1700包括相对于z轴位于衬底层1300b之下的衬底层1300c。单元区域1700包括一组时钟门控块1302和一组去耦电容器块1304。时钟门控块1302和去耦电容器块1304相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1300c的行和列中的时钟门控块1302和去耦电容器块1304被组织为如上所述的a型单元区域1300。
151.在一些实施例中，衬底层1300a、1300b、1300c彼此互连。在一些实施例中，衬底层1300a、1300b、1300c中的块通过tsv互连。由于衬底层1300a布置为a型单元区域1300，衬底层1300b布置为b型单元区域1300，并且衬底层1300c布置为a型单元区域1300，因此单元区域1700相对于z轴交错时钟门控块1302和去耦电容器块1304。
152.图18是根据一些实施例的单元区域1800的框图。
153.单元区域1800是图1中的相应的单元区域102的示例。
154.单元区域1800包括一组时钟门控块1402(在图18中被标识为白块，并且为了图18中图示的简单起见，未全部标记为1402)和一组去耦电容器块1404(在图18中被标识为阴影块，并且为了图18中图示的简单起见，未全部标记为1404)。在图18中，时钟门控块1402和去耦电容器块1404是交错的。
155.单元区域1800包括衬底层1400a，该衬底层1400a包括一组时钟门控块1402和一组去耦电容器块1404。时钟门控块1402和去耦电容器块1404相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1400a的行和列中的时钟门控块1402和去耦电容器块1404被组织为如上所述的a型单元区域1400。
156.单元区域1800包括相对于第三方向位于衬底层1400a之下的衬底层1400b，该第三方向垂直于x轴和y轴两者，并因此平行于z轴。单元区域1800包括一组时钟门控块1402和一组去耦电容器块1404。时钟门控块1402和去耦电容器块1404相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1400b的行和列中的时钟门控块1402和去耦电容器块1404被组织为如上所述的b型单元区域1400。
157.单元区域1800包括相对于z轴位于衬底层1400b之下的衬底层1400c。单元区域1800包括一组时钟门控块1402和一组去耦电容器块1404。时钟门控块1402和去耦电容器块1404相对于x轴并且相对于y轴被布置在行和列中。在该示例中，衬底层1400c的行和列中的时钟门控块1402和去耦电容器块1404被组织为如上所述的a型单元区域1400。
158.在一些实施例中，衬底层1400a、1400b、1400c彼此互连。在一些实施例中，衬底层1400a、1400b、1400c中的块通过tsv互连。由于衬底层1400a布置为a型单元区域1400，衬底层1400b布置为b型单元区域1400，并且衬底层1400c布置为a型单元区域1400，因此单元区域1800相对于z轴交错时钟门控块1402和去耦电容器块1404。
159.图19是根据一些实施例的制造半导体器件的方法1900的流程图。
160.根据一些实施例，方法1900可以例如使用eda系统2200(图22，下面讨论)和集成电路(ic)制造系统2300(图23，下面讨论)来实施。
161.在图19中，方法1900包括块1902-1904。在块1902，生成布局图。在块1902生成的示例布局图包括表示下列项的布局图：图1中的半导体器件100、图2中的单元区域200、图3中的单元区域300、图4中的单元区域400、图5中的单元区域500、图6中的单元区域600、图7中的单元区域700、图8中的单元区域800、图9中的单元区域900、图10中的单元区域1000、图11中的单元区域1100、图12中的单元区域1200、图13中的单元区域1300、图14中的单元区域1400、图15中的单元区域1500、图16中的单元区域1600、图17中的单元区域1700、以及图18中的单元区域1800。在一些实施例中，块1902中的布局图是由下面在图22中讨论的eda系统2200生成的。从块1902，流程进行到块1904。
162.在块1904，基于布局图，执行下列项中的至少一项：(a)进行一次或多次光刻曝光、或(b)制造一个或多个半导体掩模、或(c)制造半导体器件的层中的一个或多个组件。参见下面图23中对ic制造系统2300的如下讨论。
163.图20是根据一些实施例的生成布局图的方法的流程图2000。
164.流程图包括块2002-2004。流程图2000是图19中的块1902的示例性实施例。表示根据流程图2000产生的结构的示例布局图包括对应于下列项的布局图：图1中的半导体器件100、图2中的单元区域200、图3中的单元区域300、图4中的单元区域400、图5中的单元区域500、图6中的单元区域600、图7中的单元区域700、图8中的单元区域800、图9中的单元区域900、图10中的单元区域1000、图11中的单元区域1100、图12中的单元区域1200、图13中的单元区域1300、图14中的单元区域1400、图15中的单元区域1500、图16中的单元区域1600、图17中的单元区域1700、图18中的单元区域1800等。在一些实施例中，流程图2000中的块由下面在图22中讨论的eda系统2200实现。
165.在块2002，形成第一组一个或多个第一块，每个第一块包括时钟门控模式。第一块的示例包括下列项的模式：图2和图3中的时钟门控块202，图4、图5和图15中的时钟门控块402，图6中的时钟门控块602，图7、图8和图9中的时钟门控块702，图10、图11、图12和图16中的时钟门控块1002，图13和图17中的时钟门控块1302，以及图14和图18中的时钟门控块1402。从块2002，流程进行到块2004。
166.在块2004，形成第二组一个或多个第二块，每个第二块包括去耦电容器模式，其中，至少一个第一组具有两个或更多个第一块，或者至少一个第二组具有两个或更多个第二块，并且第一组的第一块与第二组的第二块交错。第二块的示例包括下列项的模式：图2
和图3中的去耦电容器块204，图4、图5和图15中的去耦电容器块404，图6中的去耦电容器块604，图7、图8和图9中的去耦电容器块704，图10、图11、图12和图16中的去耦电容器块1004，图13和图17中的去耦电容器块1304，以及图14和图18中的去耦电容器块1404。
167.图21是根据一些实施例的制造具有单元区域的半导体器件的方法的流程图2100。
168.流程图包括块2102-2104。流程图2100是图19中的块1904的示例性实施例。表示根据流程图2100产生的结构的示例布局图包括对应于下列项的布局图：图1中的半导体器件100、图2中的单元区域200、图3中的单元区域300、图4中的单元区域400、图5中的单元区域500、图6中的单元区域600、图7中的单元区域700、图8中的单元区域800、图9中的单元区域900、图10中的单元区域1000、图11中的单元区域1100、图12中的单元区域1210、图13中的单元区域1300、图14中的单元区域1400、图15中的单元区域1500、图16中的单元区域1600、图17中的单元区域1700、图18中的单元区域1800等。在一些实施例中，流程图2100中的块由下面图23中的ic制造系统2300实施。
169.在块2102，在单元区域内形成第一去耦电容器块，该第一去耦电容器块包括第一去耦电容器。第一去耦电容器块的示例包括：图2和图3中的去耦电容器块204，图4、图5和图15中的去耦电容器块404，图6中的去耦电容器块604，图7、图8和图9中的去耦电容器块704，图10、图11、图12和图16中的去耦电容器块1004，图13和图17中的去耦电容器块1304，以及图14和图18中的去耦电容器块1404。从块2102，流程进行到块2104。
170.在块2104，形成第二去耦电容器块，该第二去耦电容器块包括第二去耦电容器。第二去耦电容器块的示例包括：图2和图3中的去耦电容器块204，图4、图5和图15中的去耦电容器块404，图6中的去耦电容器块604，图7、图8和图9中的去耦电容器块704，图10、图11、图12和图16中的去耦电容器块1004，图13和图17中的去耦电容器块1304，以及图14和图18中的去耦电容器块1404。从块2104，流程进行到块2106。
171.在块2106，形成一个或多个第一时钟门控块，该一个或多个时钟门控块中的每一个包括时钟门。一个或多个第一时钟门控块位于第一去耦电容器块和第二去耦电容器块之间。时钟门控块的示例包括：图2和图3中的时钟门控块202，图4、图5和图15中的时钟门控块402，图6中的时钟门控块602，图7、图8和图9中的时钟门控块702，图10、图11、图12和图16中的时钟门控块1002，图13和图17中的时钟门控块1302，以及图14和图18中的时钟门控块1402。位于去耦电容器块之间的时钟门控块的示例在下列项中提供：图2中的单元区域200、图3中的单元区域300、图4中的单元区域400、图5中的单元区域500、图6中的单元区域600、图7中的单元区域700、图8中的单元区域800、图9中的单元区域900、图10中的单元区域1000、图11中的单元区域1100、图12中的单元区域1210、图13中的单元区域1300、图14中的单元区域1400、图15中的单元区域1500、图16中的单元区域1600、图17中的单元区域1700、以及图18中的单元区域1800。
172.图22是根据一些实施例的eda系统2200的框图。
173.在一些实施例中，eda系统2200包括apr系统。根据一些实施例，本文描述的根据一个或多个实施例的设计布局图的方法可以例如使用eda系统2200来实施。
174.在一些实施例中，eda系统2200是通用计算设备，包括硬件处理器2202和非暂态计算机可读存储介质2204。存储介质2204还编码有(即存储)计算机程序代码2206，即一组可执行指令。由硬件处理器2202执行指令2206(至少部分地)表示实施本文描述的根据一个或
多个实施例的方法(在下文中，所述过程和/或方法)的一部分或全部的eda工具。
175.处理器2202通过总线2208电耦合至计算机可读存储介质2204。处理器2202还通过总线2208电耦合至i/o接口2210。网络接口2212也通过总线2208电连接到处理器2202。网络接口2212连接到网络2214，以便处理器2202和计算机可读存储介质2204能够通过网络2214连接到外部元件。处理器2202被配置为执行编码在计算机可读存储介质2204中的计算机程序代码2206，以使eda系统2200可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器2202是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)、和/或合适的处理单元。
176.在一个或多个实施例中，计算机可读存储介质2204是电、磁、光、电磁、红外、和/或半导体系统(或装置或设备)。例如，计算机可读存储介质2204包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质2204包括光盘只读存储器(cd-rom)、读/写光盘(cd-r/w)、和/或数字视频光盘(dmd/vd)。
177.在一个或多个实施例中，存储介质2204存储计算机程序代码2206，该计算机程序代码2206被配置为使系统2200(其中这种执行(至少部分地)代表eda工具)可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质2204还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质2204存储标准单元库2207，包括本文所公开的这种标准单元。在一个或多个实施例中，存储介质2204存储与本文公开的一个或多个布局相对应的一个或多个布局图2209。
178.eda系统2200包括i/o接口2210。i/o接口2210耦合到外部电路。在一个或多个实施例中，i/o接口2210包括用于将信息和命令传送到处理器2202的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。
179.eda系统2200还包括耦合到处理器2202的网络接口2212。网络接口2212允许系统2200与网络2214进行通信，一个或多个其他计算机系统连接到网络2214。网络接口2212包括：无线网络接口，例如，蓝牙、wifi、wimax、gprs或wcdma；或有线网络接口，例如，以太网、usb或ieee-1364。在一个或多个实施例中，在两个或更多个系统2200中实施所述过程和/或方法的一部分或全部。
180.系统2200被配置为通过i/o接口2210接收信息。通过i/o接口2210接收的信息包括指令、数据、设计规则、标准单元库、和/或用于由处理器2202处理的其他参数中的一个或多个。信息经由总线2208传输到处理器2202。eda系统2200配置为通过i/o接口2210接收与ui相关的信息。该信息作为用户界面(ui)2242存储在计算机可读介质2204中。
181.在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为eda工具的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为eda系统2200所使用的软件应用。在一些实施例中，使用诸如可从铿腾电子科技有限公司(cadence design systems，inc.)获得的之类的工具、或另一合适的布局生成工具来生成包括标准单元的布局图。
182.在一些实施例中，这些过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，光盘(例如，dmd/vd)、磁盘(例如，硬盘)、半导体存储器(例如，rom、ram)、存储卡等中的一项或多项。
183.图23是根据一些实施例的ic制造系统2300的框图及与其相关联的ic制造流程。
184.在一些实施例中，基于布局图，使用制造系统2300来制造下列项中的至少一项：(a)一个或多个半导体掩模、或(b)半导体集成电路的层中的至少一个组件。
185.在图23中，ic制造系统2300包括在与制造ic器件2360有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室2320、掩模室2330和ic制造商/制造者(“fab”)2350。系统2300中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室2320、掩模室2330和ic制造商/制造者2350中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室2320、掩模室2330和ic制造商/制造者2350中的两个或更多个在公共设施中共存并使用公共资源。
186.设计室(或设计团队)2320生成ic设计布局图2322。ic设计布局图2322包括为ic器件2360设计的各种几何图案。几何图案对应于组成要制造的ic器件2360的各种组件的金属、氧化物、或半导体层的图案。各个层进行组合以形成各种ic特征。例如，ic设计布局图2322的一部分包括在半导体衬底(例如，硅晶圆)中形成的各种ic特征(例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或过孔、以及焊盘的开口)、以及设置在半导体衬底上的各种材料层。设计室2320实施适当的设计过程以形成ic设计布局图2322。设计过程包括逻辑设计、物理设计、或布局和布线中的一个或多个。ic设计布局图2322呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局图2322以gdsii文件格式或dfii文件格式表达。
187.掩模室2330包括数据准备2332和掩模制造2344。掩模室2330使用ic设计布局图2322来制造一个或多个掩模2345，其被用来根据ic设计布局图2322来制造ic器件2360的各个层。掩模室2330执行掩模数据准备2332，其中，ic设计布局图2322被转换成代表性数据文件(“rdf”)。掩模数据准备2332将rdf提供给掩模制造2344。掩模制造2344包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，例如，掩模(中间掩模(reticle))2345或半导体晶圆2353。掩模数据准备2332处理设计布局图2322，以符合掩模写入器的特定特性和/或ic制造商/制造者2350的要求。在图23中，掩模数据准备2332和掩模制造2344被示为单独的要素。在一些实施例中，掩模数据准备2332和掩模制造2344被统称为掩模数据准备。
188.在一些实施例中，掩模数据准备2332包括光学接近校正(opc)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。opc调整ic设计布局图2322。在一些实施例中，掩模数据准备2332包括进一步的分辨率增强技术(ret)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ilt)，其将opc视为反成像问题。
189.在一些实施例中，掩模数据准备2332包括掩模规则检查器(mrc)，其利用一组掩模
创建规则来检查已经在opc中进行过处理的ic设计布局图2322，该组掩模创建规则包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局图2322以补偿掩模制造2344期间的限制，这可以撤消由opc执行的部分修改以满足掩模创建规则。
190.在一些实施例中，掩模数据准备2332包括光刻工艺检查(lpc)，其模拟将由ic制造商/制造者2350实施以制造ic器件2360的工艺。lpc基于ic设计布局图2322来模拟该工艺以创建模拟制造器件，例如，ic器件2360。lpc模拟中的工艺参数可以包括与ic制造周期的各个工艺相关联的参数、与用于制造ic的工具相关联的参数、和/或制造工艺的其他方面。lpc考虑了各种因素，例如，航空图像对比度、焦深(dof)、掩模误差增强因素(meef)、其他合适的因素等、或其组合。在一些实施例中，在通过lpc创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步完善ic设计布局图2322。
191.应当理解，为了清楚起见，掩模数据准备2332的以上描述已被简化。在一些实施例中，数据准备2332包括诸如逻辑操作(lop)之类的附加特征，以根据制造规则来修改ic设计布局图2322。此外，可以以各种不同的顺序执行在数据准备2332期间应用于ic设计布局图2322的处理。
192.在掩模数据准备2332之后并且掩模制造2344期间，基于经修改的ic设计布局图2322来制造掩模2345或一组掩模2345。在一些实施例中，掩模制造2344包括基于ic设计布局图2322来执行一个或多个光刻曝光。在一些实施例中，基于经修改的ic设计布局图2322，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或中间掩模)2345上形成图案。以各种技术形成掩模2345。在一些实施例中，掩模2345是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(uv)束)被不透明区域阻挡并透射穿过透明区域。在一个示例中，掩模2345的二元掩模版本包括透明衬底(例如，熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模2345。在掩模2345的相移掩模(psm)版本中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移掩模是衰减psm或交替psm。由掩模制造2344生成的(一个或多个)掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆2353中形成各种掺杂区域、被用于蚀刻工艺以在半导体晶圆2353中形成各种蚀刻区域、和/或用于其他合适的工艺。
193.ic制造商/制造者2350是ic制造企业，其包括一个或多个用于制造各种不同的ic产品的制造设施。在一些实施例中，ic制造商/制造者2350是半导体代工厂。例如，可能存在用于多个ic产品的前端制造(前端(feol)制造)的制造设施，而第二制造设施可以提供用于互连和封装ic产品的后端制造(后端(beol)制造)，并且第三制造设施可以为代工厂企业提供其他服务。
194.ic制造商/制造者2350包括制造工具2352，其被配置为对半导体晶圆2353执行各种制造操作，使得根据(一个或多个)掩模(例如，掩模2345)来制造ic器件2360。在各种实施例中，制造工具2352包括下列项中的一项或多项：晶圆步进机、离子注入机、光致抗蚀剂涂布机、处理室(例如，cmd/vd室或lpcmd/vd炉)、cmp系统、等离子体蚀刻系统、晶圆清洁系统、或能够执行如本文所讨论的一个或多个合适的制造工艺的其他制造设备。
195.ic制造商/制造者2350使用由掩模室2330制造的(一个或多个)掩模2345来制造ic器件2360。因此，ic制造商/制造者2350至少间接地使用ic设计布局图2322来制造ic器件2360。在一些实施例中，半导体晶圆2353由ic制造商/制造者2350使用(一个或多个)掩模2345来制造以形成ic器件2360。在一些实施例中，ic制造包括至少间接地基于ic设计布局图2322来执行一次或多次光刻曝光。半导体晶圆2353包括硅衬底、或在其上形成有材料层的其他合适的衬底。半导体晶圆2353还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多层互连等中的一个或多个。
196.关于集成电路(ic)制造系统(例如，图23的系统2300)以及与其相关联的ic制造流程的详细信息可以在例如2016年2月9日授权的美国专利no.9,256,709、2015年10月1日公开的美国授权前公开no.20150278429、2014年2月6日公开的美国授权前公开no.20140040838、以及2007年8月21日授权的美国专利no.7,260,442中到，它们中的每一个通过引用整体结合于此。
197.在一些实施例中，一种具有单元区域的半导体器件，该单元区域包括：第一组一个或多个第一块，每个第一块包括时钟门；第二组一个或多个第二块，每个第二块包括去耦电容器；并且其中：满足下列项中的至少一项：第一组具有两个或更多个第一块；或者，第二组具有两个或更多个第二块；并且第一组的第一块与第二组的第二块交错。在一些实施例中，第一组的第一块与第二组的第二块交错，使得：第一组的第一块以及第二组的第二块相对于第一方向被布置在块行中；并且，满足下列项中的任一项：该行中的每个奇数块是相应的一个第一块，并且该行中的每个偶数块是相应的一个第二块；或者，该行中的每个偶数块是相应的一个第一块，并且该行中的每个奇数块是相应的一个第二块。在一些实施例中，该半导体器件还包括：形成在该块行之上的第一金属层；并且其中：第一金属层具有第一导体；每个第一导体具有沿第二方向延伸的长轴；第二方向垂直于第一方向；并且每个第一导体延伸高于该块行中的相应的一个块。在一些实施例中，第一组的第一块与第二组的第二块交错，使得：第一组的第一块以及第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，第二方向垂直于第一方向；对于块行中的每一行，满足下列项中的任一项：该行中的每个奇数块是相应的一个第一块，并且该行中的每个偶数块是相应的一个第二块；或者，该行中的每个偶数块是相应的一个第一块，并且该行中的每个奇数块是相应的一个第二块；对于块列中的每一列，满足下列项中的任一项：该列中的每个奇数块是相应的一个第一块，并且该列中的每个偶数块是相应的一个第二块；或者，该列中的每个偶数块是相应的一个第一块，并且该列中的每个奇数块是相应的一个第二块。
198.在一些实施例中，该半导体器件还包括：形成在该块行之上的第一金属层；并且其中：第一金属层具有第一导体；每个第一导体具有沿第二方向延伸的长轴；并且对于每个块列，每个第一导体延伸高于该列中的相应的一个块。在一些实施例中，第一组第一块与第二组一个或多个第二块交错，使得：第一组第一块以及第二组一个或多个第二块相对于第一方向形成块行；并且第一组的相邻第一块的第一组与第二组的相邻第二块的第二组交错。在一些实施例中，该半导体器件还包括：位于块行之上的第一金属层；以及位于块行之上的第二金属层；并且其中：第一金属层具有第一导体；第二金属层具有第二导体；每个第一导体具有沿第一方向延伸的长轴；每个第二导体具有沿第二方向延伸的长轴；每个第一导体延伸高于第一组的相邻第一块的第一组中的相应的一个组；并且每个第二导体延
伸高于第一组中的相应的第一块。在一些实施例中，该半导体器件还包括：位于块行之上的第一金属层；以及位于块行之上的第二金属层；并且其中：第一金属层具有第一导体；第二金属层具有第二导体；每个第一导体具有沿第一方向延伸的长轴；每个第二导体具有沿第二方向延伸的长轴；每个第一导体延伸高于块行；并且每个第二导体延伸高于块行中的相应的块。在一些实施例中，第一组的第一块与第二组的第二块交错，使得：第一组的第一块以及第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，第二方向垂直于第一方向；对于块行中的每一行，满足下列项中的任一项：该行中的每个奇数块是相应的一个第一块，并且该行中的每个偶数块是相应的一个第二块；或者，该行中的每个偶数块是相应的一个第一块，并且该行中的每个奇数块是相应的一个第二块；对于块列，满足下列项中的任一项：块列中的每个奇数列仅包括来自第一组第一块的块，并且块列中的每个偶数列仅包括来自第二组一个或多个第二块的块；或者，块列中的每个偶数列仅包括来自第一组第一块的块，并且块列中的每个奇数列仅包括来自第二组一个或多个第二块的块。在一些实施例中，第一组的第一块与第二组的第二块交错，使得：第一组的第一块以及第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，第二方向垂直于第一方向；对于块列中的每一列，满足下列项中的任一项：该列中的每个奇数块是相应的一个第一块，并且该列中的每个偶数块是相应的一个第二块；或者，该列中的每个偶数块是相应的一个第一块，并且该列中的每个奇数块是相应的一个第二块；并且对于块行，满足下列项中的任一项：块行中的每个奇数行仅包括来自第一组第一块的块，并且每个偶数行仅包括来自第二组一个或多个第二块的块；或者，块行中的每个偶数行仅包括来自第一组第一块的块，并且每个奇数行仅包括来自第二组一个或多个第二块的块。在一些实施例中，第一组的第一块与第二组的第二块交错，使得：第一组的第一块以及第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，第二方向垂直于第一方向；对于块行，满足下列项中的任一项：块行中的每个奇数行仅包括来自第一组一个或多个第一块的块，并且块行中的每个偶数行仅包括来自第二组一个或多个第二块的块；或者，块行中的每个偶数行仅包括来自第一组一个或多个第一块的块，并且块行中的每个奇数行仅包括来自第二组一个或多个第二块的块；并且对于块列中的每一列，满足下列项中的任一项：该列中的每个奇数块是相应的一个第一块，并且该列中的每个偶数块是相应的一个第二块；或者，该列中的每个偶数块是相应的一个第一块，并且该列中的每个奇数块是相应的一个第二块。在一些实施例中，第一组的第一块与第二组的第二块交错，使得：第一组的第一块以及第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，第二方向垂直于第一方向；在块行中的每一行内，第一组的相邻第一块的第一组与第二组的相邻第二块的第二组交错；在块列中的每一列内，第一组的相邻第一块的第一组与第二组的相邻第二块的第二组交错。在一些实施例中，该半导体器件还包括：第一金属层和第二金属层，其中：第一金属层和第二金属层形成在块行和块列之上；第一金属层具有第一导体；第二金属层具有第二导体；每个第一导体具有沿第一方向延伸的长轴；每个第二导体具有沿第二方向延伸的长轴；每个第一导体延伸高于第一组的相邻第一块的第一组中的相应的一个组；每个第二导体延伸高于块列中的相应的一个块列。在一些实施例中，该半导体器件还包括：第一金属层和第二金属层，其中：第一金属层和第二金属层形成在块行和块列之上；第一金属层具有第一导体；第二金
属层具有第二导体；每个第一导体具有沿第一方向延伸的长轴；每个第二导体具有沿第二方向延伸的长轴；每个第一导体延伸高于块列中的相应的一个块行；每个第二导体延伸高于块列中的相应的一个块列。在一些实施例中，该半导体器件还包括：第一衬底层，包括第一组第一块和第二组第二块；在第一衬底层下方形成的第二衬底层，该第二衬底层包括第三组第三块和第四组第四块；并且其中：第三组中的每个第三块包括时钟门；第四组中的每个第四块包括去耦电容器；并且其中：满足下列项中的至少一项：第三组具有两个或更多个第三块；或者，第四组具有两个或更多个第四块；并且第三组的第三块与第四组的第四块交错。
199.在一些实施例中，一种具有单元区域的半导体器件，该单元区域包括：第一时钟门控块，该第一时钟门控块包括第一时钟门；第二时钟门控块，该第二时钟门控块包括第二时钟门；一个或多个第一去耦电容器块，该一个或多个第一去耦电容器块中的每一个包括去耦电容器；并且其中，该一个或多个第一去耦电容器块位于第一时钟门控块和第二时钟门控块之间。在一些实施例中，第一时钟门控块、第二时钟门控块和一个或多个第一去耦电容器块被布置在单元区域内的第一块行中。在一些实施例中，该半导体器件还包括：与第一块行相邻的第二块行，其中，该第二块行包括：第三时钟门控块，该第三时钟门控块包括第三时钟门；第四时钟门控块，该第四时钟门控块包括第四时钟门；一个或多个第二去耦电容器块，该一个或多个第二去耦电容器块中的每一个包括去耦电容器；并且其中，该一个或多个第二去耦电容器块位于第三时钟门控块和第四时钟门控块之间。在一些实施例中，第一时钟门控块、第二时钟门控块和一个或多个第一去耦电容器块被布置在单元区域内的第一块列中。在一些实施例中，该半导体器件还包括：与第一块列相邻的第二块列，该第二块列包括：第三时钟门控块，该第三时钟门控块包括第三时钟门；第四时钟门控块，该第四时钟门控块包括第四时钟门；一个或多个第二去耦电容器块，该一个或多个第二去耦电容器块中的每一个包括去耦电容器；并且其中，该一个或多个第二去耦电容器块位于第三时钟门控块和第四时钟门控块之间。
200.在一些实施例中，一种制造具有单元区域的半导体器件的方法，该方法包括：在单元区域内形成第一去耦电容器块，该第一去耦电容器块包括第一去耦电容器；形成第二去耦电容器块，该第二去耦电容器块包括第二去耦电容器；以及形成一个或多个第一时钟门控块，该一个或多个时钟门控块中的每一个包括时钟门，其中，该一个或多个第一时钟门控块位于第一去耦电容器块和第二去耦电容器块之间。
201.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
202.示例1是一种具有单元区域的半导体器件，该单元区域包括：第一组一个或多个第一块，每个所述第一块包括时钟门；第二组一个或多个第二块，每个所述第二块包括去耦电容器；并且其中：满足下列项中的至少一项：所述第一组具有两个或更多个第一块；或者所述第二组具有两个或更多个第二块；并且所述第一组的第一块与所述第二组的第二块交错。
203.示例2是示例1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在块行中；并且满足下列项中的任一项：该行中的每个奇数块是相应的一个所述第一块，并且该行中的每个偶数块是相应的一个所述第二块；或者该行中的每个偶数块是相应的一个所述第一块，并且该行中的每个奇数块是相应的一个所述第二块。
204.示例3是示例2所述的半导体器件，所述单元区域还包括：形成在所述块行之上的第一金属层；并且其中：所述第一金属层具有第一导体；每个所述第一导体具有沿第二方向延伸的长轴；所述第二方向垂直于所述第一方向；并且每个所述第一导体延伸高于所述块行中的相应的一个块。
205.示例4是示例1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，所述第二方向垂直于所述第一方向；对于块行中的每一行，满足下列项中的任一项：该行中的每个奇数块是相应的一个所述第一块，并且该行中的每个偶数块是相应的一个所述第二块；或者该行中的每个偶数块是相应的一个所述第一块，并且该行中的每个奇数块是相应的一个所述第二块；以及对于块列中的每一列，满足下列项中的任一项：该列中的每个奇数块是相应的一个所述第一块，并且该列中的每个偶数块是相应的一个所述第二块；或者该列中的每个偶数块是相应的一个所述第一块，并且该列中的每个奇数块是相应的一个所述第二块。
206.示例5是示例4所述的半导体器件，所述单元区域还包括：形成在所述块行之上的第一金属层；并且其中：所述第一金属层具有第一导体；每个所述第一导体具有沿所述第二方向延伸的长轴；并且对于每个所述块列，每个所述第一导体延伸高于该列中的相应的一个块。
207.示例6是示例1所述的半导体器件，其中，所述第一组一个或多个第一块与所述第二组一个或多个第二块交错，使得：所述第一组一个或多个第一块以及所述第二组一个或多个第二块相对于第一方向形成块行；并且所述第一组的相邻第一块的第一组与所述第二组的相邻第二块的第二组交错。
208.示例7是示例6所述的半导体器件，所述单元区域还包括：位于所述块行之上的第一金属层；以及位于所述块行之上的第二金属层；并且其中：所述第一金属层具有第一导体；所述第二金属层具有第二导体；每个所述第一导体具有沿所述第一方向延伸的长轴；每个所述第二导体具有沿第二方向延伸的长轴，所述第二方向垂直于所述第一方向；每个所述第一导体延伸高于所述第一组的相邻第一块的第一组中的相应的一个组；并且每个所述第二导体延伸高于所述第一组中的相应的第一块。
209.示例8是示例6所述的半导体器件，所述单元区域还包括：位于所述块行之上的第一金属层；以及位于所述块行之上的第二金属层；并且其中：所述第一金属层具有第一导体；所述第二金属层具有第二导体；每个所述第一导体具有沿所述第一方向延伸的长轴；每个所述第二导体具有沿第二方向延伸的长轴，所述第二方向垂直于所述第一方向；每个所述第一导体延伸高于所述块行；并且每个所述第二导体延伸高于所述块行中的相应的块。
210.示例9是示例1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在
行中，并且相对于第二方向被布置在列中，其中，所述第二方向垂直于所述第一方向；对于块行中的每一行，满足下列项中的任一项：该行中的每个奇数块是相应的一个所述第一块，并且该行中的每个偶数块是相应的一个所述第二块；或者该行中的每个偶数块是相应的一个所述第一块，并且该行中的每个奇数块是相应的一个所述第二块；并且对于块列，满足下列项中的任一项：所述块列中的每个奇数列仅包括来自所述第一组一个或多个第一块的块，并且所述块列中的每个偶数列仅包括来自所述第二组一个或多个第二块的块；或者所述块列中的每个偶数列仅包括来自所述第一组一个或多个第一块的块，并且所述块列中的每个奇数列仅包括来自所述第二组一个或多个第二块的块。
211.示例10是示例1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，所述第二方向垂直于所述第一方向；对于块行，满足下列项中的任一项：所述块行中的每个奇数行仅包括来自所述第一组一个或多个第一块的块，并且所述块行中的每个偶数行仅包括来自所述第二组一个或多个第二块的块；或者所述块行中的每个偶数行仅包括来自所述第一组一个或多个第一块的块，并且所述块行中的每个奇数行仅包括来自所述第二组一个或多个第二块的块；并且对于块列中的每一列，满足下列项中的任一项：该列中的每个奇数块是相应的一个所述第一块，并且该列中的每个偶数块是相应的一个所述第二块；或者该列中的每个偶数块是相应的一个所述第一块，并且该列中的每个奇数块是相应的一个所述第二块。
212.示例11是示例1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，所述第二方向垂直于所述第一方向；在块行中的每一行内，所述第一组的相邻第一块的第一组与所述第二组的相邻第二块的第二组交错；并且在块列中的每一列内，所述第一组的相邻第一块的第一组与所述第二组的相邻第二块的第二组交错。
213.示例12是示例11所述的半导体器件，所述单元区域还包括：第一金属层；以及第二金属层；并且其中：所述第一金属层和所述第二金属层形成在所述块行和所述块列之上；所述第一金属层具有第一导体；所述第二金属层具有第二导体；每个所述第一导体具有沿所述第一方向延伸的长轴；每个所述第二导体具有沿所述第二方向延伸的长轴；并且每个所述第一导体延伸高于所述第一组的相邻第一块的第一组中的相应的一个组；每个所述第二导体延伸高于所述块列中的相应的一个块列。
214.示例13是示例11所述的半导体器件，所述单元区域还包括：第一金属层；以及第二金属层；并且其中：所述第一金属层和所述第二金属层形成在所述块行和所述块列之上；所述第一金属层具有第一导体；所述第二金属层具有第二导体；每个所述第一导体具有沿所述第一方向延伸的长轴；每个所述第二导体具有沿所述第二方向延伸的长轴；每个所述第一导体延伸高于所述块行中的相应的一个块行；并且每个所述第二导体延伸高于所述块列中的相应的一个块列。
215.示例14是示例1所述的半导体器件，还包括：第一衬底层，包括所述第一组一个或多个第一块和所述第二组一个或多个第二块；以及在所述第一衬底层下方形成的第二衬底层，所述第二衬底层包括第三组第三块和第四组第四块；并且其中：所述第三组中的每个第
三块包括时钟门；所述第四组中的每个第四块包括去耦电容器；满足下列项中的至少一项：所述第三组具有两个或更多个第三块；或者所述第四组具有两个或更多个第四块；并且所述第三组的第三块与所述第四组的第四块交错。
216.示例15是一种具有单元区域的半导体器件，该单元区域包括：第一时钟门控块，所述第一时钟门控块包括第一时钟门；第二时钟门控块，所述第二时钟门控块包括第二时钟门；一个或多个第一去耦电容器块，所述一个或多个第一去耦电容器块中的每一个包括去耦电容器；并且其中，所述一个或多个第一去耦电容器块位于所述第一时钟门控块和所述第二时钟门控块之间。
217.示例16是示例15所述的半导体器件，其中：所述第一时钟门控块、所述第二时钟门控块和所述一个或多个第一去耦电容器块被布置在所述单元区域内的第一块行中。
218.示例17是示例16所述的半导体器件，所述单元区域还包括：与所述第一块行相邻的第二块行，所述第二块行包括：第三时钟门控块，所述第三时钟门控块包括第三时钟门；第四时钟门控块，所述第四时钟门控块包括第四时钟门；以及一个或多个第二去耦电容器块，所述一个或多个第二去耦电容器块中的每一个包括去耦电容器；并且其中，所述一个或多个第二去耦电容器块位于所述第三时钟门控块和所述第四时钟门控块之间。
219.示例18是示例15所述的半导体器件，其中：所述第一时钟门控块、所述第二时钟门控块和所述一个或多个第一去耦电容器块被布置在所述单元区域内的第一块列中。
220.示例19是示例18所述的半导体器件，所述单元区域还包括：与所述第一块列相邻的第二块列，所述第二块列包括：第三时钟门控块，所述第三时钟门控块包括第三时钟门；第四时钟门控块，所述第四时钟门控块包括第四时钟门；以及一个或多个第二去耦电容器块，所述一个或多个第二去耦电容器块中的每一个包括去耦电容器；并且其中，所述一个或多个第二去耦电容器块位于所述第三时钟门控块和所述第四时钟门控块之间。
221.示例20是一种制造具有单元区域的半导体器件的方法，该方法包括：在所述单元区域内形成第一去耦电容器块，所述第一去耦电容器块包括第一去耦电容器；形成第二去耦电容器块，所述第二去耦电容器块包括第二去耦电容器；以及形成一个或多个第一时钟门控块，所述一个或多个第一时钟门控块中的每一个包括时钟门，其中，所述一个或多个第一时钟门控块位于所述第一去耦电容器块和所述第二去耦电容器块之间。
技术特征：
1.一种具有单元区域的半导体器件，该单元区域包括：第一组一个或多个第一块，每个所述第一块包括时钟门；第二组一个或多个第二块，每个所述第二块包括去耦电容器；并且其中：满足下列项中的至少一项：所述第一组具有两个或更多个第一块；或者所述第二组具有两个或更多个第二块；并且所述第一组的第一块与所述第二组的第二块交错。2.根据权利要求1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在块行中；并且满足下列项中的任一项：该行中的每个奇数块是相应的一个所述第一块，并且该行中的每个偶数块是相应的一个所述第二块；或者该行中的每个偶数块是相应的一个所述第一块，并且该行中的每个奇数块是相应的一个所述第二块。3.根据权利要求2所述的半导体器件，所述单元区域还包括：形成在所述块行之上的第一金属层；并且其中：所述第一金属层具有第一导体；每个所述第一导体具有沿第二方向延伸的长轴；所述第二方向垂直于所述第一方向；并且每个所述第一导体延伸高于所述块行中的相应的一个块。4.根据权利要求1所述的半导体器件，其中，所述第一组的第一块与所述第二组的第二块交错，使得：所述第一组的第一块以及所述第二组的第二块相对于第一方向被布置在行中，并且相对于第二方向被布置在列中，其中，所述第二方向垂直于所述第一方向；对于块行中的每一行，满足下列项中的任一项：该行中的每个奇数块是相应的一个所述第一块，并且该行中的每个偶数块是相应的一个所述第二块；或者该行中的每个偶数块是相应的一个所述第一块，并且该行中的每个奇数块是相应的一个所述第二块；以及对于块列中的每一列，满足下列项中的任一项：该列中的每个奇数块是相应的一个所述第一块，并且该列中的每个偶数块是相应的一个所述第二块；或者该列中的每个偶数块是相应的一个所述第一块，并且该列中的每个奇数块是相应的一个所述第二块。5.根据权利要求4所述的半导体器件，所述单元区域还包括：形成在所述块行之上的第一金属层；并且
其中：所述第一金属层具有第一导体；每个所述第一导体具有沿所述第二方向延伸的长轴；并且对于每个所述块列，每个所述第一导体延伸高于该列中的相应的一个块。6.根据权利要求1所述的半导体器件，其中，所述第一组一个或多个第一块与所述第二组一个或多个第二块交错，使得：所述第一组一个或多个第一块以及所述第二组一个或多个第二块相对于第一方向形成块行；并且所述第一组的相邻第一块的第一组与所述第二组的相邻第二块的第二组交错。7.根据权利要求6所述的半导体器件，所述单元区域还包括：位于所述块行之上的第一金属层；以及位于所述块行之上的第二金属层；并且其中：所述第一金属层具有第一导体；所述第二金属层具有第二导体；每个所述第一导体具有沿所述第一方向延伸的长轴；每个所述第二导体具有沿第二方向延伸的长轴，所述第二方向垂直于所述第一方向；每个所述第一导体延伸高于所述第一组的相邻第一块的第一组中的相应的一个组；并且每个所述第二导体延伸高于所述第一组中的相应的第一块。8.根据权利要求6所述的半导体器件，所述单元区域还包括：位于所述块行之上的第一金属层；以及位于所述块行之上的第二金属层；并且其中：所述第一金属层具有第一导体；所述第二金属层具有第二导体；每个所述第一导体具有沿所述第一方向延伸的长轴；每个所述第二导体具有沿第二方向延伸的长轴，所述第二方向垂直于所述第一方向；每个所述第一导体延伸高于所述块行；并且每个所述第二导体延伸高于所述块行中的相应的块。9.一种具有单元区域的半导体器件，该单元区域包括：第一时钟门控块，所述第一时钟门控块包括第一时钟门；第二时钟门控块，所述第二时钟门控块包括第二时钟门；一个或多个第一去耦电容器块，所述一个或多个第一去耦电容器块中的每一个包括去耦电容器；并且其中，所述一个或多个第一去耦电容器块位于所述第一时钟门控块和所述第二时钟门控块之间。10.一种制造具有单元区域的半导体器件的方法，该方法包括：在所述单元区域内形成第一去耦电容器块，所述第一去耦电容器块包括第一去耦电容
器；形成第二去耦电容器块，所述第二去耦电容器块包括第二去耦电容器；以及形成一个或多个第一时钟门控块，所述一个或多个第一时钟门控块中的每一个包括时钟门，其中，所述一个或多个第一时钟门控块位于所述第一去耦电容器块和所述第二去耦电容器块之间。
技术总结
本公开总体涉及半导体器件及其操作方法。一种具有单元区域的半导体器件，该单元区域包括第一组一个或多个第一块和第二组一个或多个第二块。每个第一块包括时钟门，并且每个第二块包括去耦电容器。第一组具有两个或更多个第一块和/或第二组具有两个或更多个第二块。第一组的第一块与第二组的第二块交错。第一组的第一块与第二组的第二块交错。第一组的第一块与第二组的第二块交错。
