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更新时间:2023-01-04 16:15:43 阅读：评论：0

2023年1月4日发(作者：织物柔软剂)

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第一章常用逻辑电平及其基本输入输出结构

第一节常用逻辑电平

1.1.1基本概念

表示数字电压的高、低电平通常称为逻辑电平。要了解逻辑电平的内容，首先要知道以下几个概

念的含义。

(1)输入高电平门限(V

)：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高

于V

时，则认为输入电平为高电平。

(2)输入低电平门限(V

)：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低

于V

时，则认为输入电平为低电平。

(3)输出高电平门限(V

)：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高

电平时的电平值都必须大于此V

。

(4)输出低电平门限(V

)：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低

电平时的电平值都必须小于此V

。

(5)阈值电平(V

)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。

它是一个界于V

、V

之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源

电压值，但要保证稳定的输出，则必须要求输入高电平>V

，输入低电平

。该电平只是用

来表征数字电路芯片的特性，实际硬件电路设计过程中具有实际意义的是V

和V

。

对于一般的逻辑电平，V

、V

以及V

的关系为：V

。

(6)I

：逻辑门输出为高电平时的负载电流（为拉电流）。

(7)I

：逻辑门输出为低电平时的负载电流（为灌电流）。

(8)I

：逻辑门输入为高电平时的电流（为灌电流）。

(9)I

：逻辑门输入为低电平时的电流（为拉电流）。

1.1.2常用逻辑电平标准

常用的逻辑电平有：TTL、CMOS、ECL、PECL、LVDS、LVPECL、RS232、RS422、RS485、

CML、SSTL、HSTL等。其中：

(1)TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列、3.3V系列、2.5V系列和1.8V系

列，3.3V的TTL电平和CMOS电平通常称为LVTTL和LVCMOS。

(2)RS232/RS422/RS485是串口(UART)的电平标准，RS232是单端输入输出，RS422和RS485是

差分输入输出。

(3)ECL、PECL、LVPECL、LVDS、CML是差分输入输出电平。

(4)SSTL主要用于DDR存储器，HSTL主要用于QDR存储器。

电平标准参数如下表所示，不同厂商生产的芯片，逻辑电平参数可能会略有不同，建议使用过程

中通过查看芯片手册进一步确认。

逻辑电平

VccV

TTL5.0V2.0V0.8V2.4V0.5V

LVTTL3.3V2.0V0.8V2.4V0.4V

LVTTL2.5V1.7V0.7V2.0V0.2V

LVTTL1.8V1.17V0.63V1.35V0.45V

CMOS5.0V3.5V1.5V4.45V0.5V

LVCMOS3.3V2.0V0.8V2.4V0.4V

LVCMOS2.5V1.7V0.7V2.0V0.4V

LVCMOS1.8V1.17V0.63V1.35V0.45V

ECL0V/Vee=-5.2V-1.24V-1.36V-0.88V-1.72V

PECL5V3.78V3.64V4.12V3.28V

LVPECL3.3V2.27V1.68V2.27V1.68V

LVPECL2.5V1.47V0.88V1.47V0.88V

RS2325V3.0V-3.0V5.0V-5.0V

RS485/RS4223.3V/5V1.9V1.8V3.3V0.3V

LVDS3.3V/5V1.252V1.249V1.252V1.249V

SSTL181.8V1.025V0.775V1.5V0.3V

HSTL181.8V0.95V0.55V1.1V0.4V

CML3.3V3.3V2.9V3.3V2.9V

由上表可见，常用的差分信号电平标准LVPECL、LVDS、CML的输入和输出端具有相同的门限

参数。这是由产生差分信号的硬件结构决定的，下一节详细说明。

第二节基本输入输出结构

除电源引脚外，芯片管脚的功能分为低速的普通输入/输出引脚(GPIO)、高速的时钟引脚和高速数

据信号引脚等。目前主流CMOS芯片的低速和高速引脚均是基于MOS管结构，只是低速引脚的结构

相对简单，高速引脚通常采用差分方式，结构相对复杂。低速GPIO引脚的结构主要包括OD门输出

结构及Push-Pull推挽式输出结构，高速时钟引脚和高速数据信号引脚的结构主要包括LVPECL、

LVDS、CML结构。下面对这几种主要输入输出结构进行详细分析。

1.2.1CMOS器件GPI输入结构(CMOS输入结构)

CMOS器件基本输入引脚的结构如下图所示。

由上图可见，CMOS器件的基本输入引脚连接到内部CMOS管的栅极上。由于栅极和沟道之间是

很薄的二氧化硅层，极易被击穿，而输入电阻高达1012ohm以上，输入电容为几皮法，只要外界有很

小的静电源都会在输入端积累电荷而将栅极击穿。因此，CMOS器件的不用管脚不能悬空。

1.2.2CMOS器件GPO输出结构-OC/OD/OE门输出结构及Push-Pull推挽式输出结构

门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开

路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用

时应审查是否需要接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。

OC/OD/OE门工作原理相仿，下面以OC门为例进行说明。

OC门的输出结构如下图所示，引脚内部输出和地之间有个N沟道的MOSFET，并以该MOSFET

的漏极为输出。

OC门的作用主要有两方面：

(1)线与(wire-AND)：OD门实现线与的原理如下图所示。

由上图可见，当IC1、IC2、IC3只要有一个输出低电平时，输出引脚将通过输出低电平的OD门

的MOSFET下拉到地，使得不论其他内部电平如何，最终都会输出低电平，实现了线与的功能。线与

的功能在实际硬件电路设计中应用时，用来完成两个逻辑上具有“与”关系的信号。

(2)电平转换：如下图中所示，输出电压由VCC2决定，VCC2可以大于输入高电平电压VCC1，

也可以低于输入高电平电压VCC1。因此完成了电平转换。

由OD门结构图可见，若没有外接上拉电阻，那么OD门只能输出‘0’，不能输出‘1’。即只能

漏电流(吸电流)，不能集电流(灌电流)。因此，实际使用过程中，通常需外接上拉电阻，如IIC总线的

SDA和SCL信号，只有外接上拉电阻才能够获得总线空闲状态。上拉电阻阻值R

应满足下面条件：

<（VCC－V

）/（n*I

+m*I

）

>（VCC－V

）/（n*I

+m*I

）

其中n为线与的开路门数；m为被驱动的输入端数。当输出电平为低时，N沟道三极管是导通的，这

样在Vcc和GND之间有一个持续的电流流过上拉电阻R和三极管Q1。这会影响整个系统的功耗。采

用较大值的上拉电阻可以减小电流。但是，但是大的阻值会使输出信号的上升时间变慢。即上拉电阻

Rpull-up的阻值决定了逻辑电平转换的沿的速度。阻值越大，速度越低功耗越小。反之亦然。实际设

计过程中，该上拉电阻消耗的功耗通常占整个系统功耗的很小一部分，因此应主要考虑速度的要求，

根据总线的建立/保持时间要求，选择合理的阻值。

另一种常见的输出结构为推挽式输出结构(push-pull)，如下图所示。

由图可见，实际上内部是用了两个晶体管，此处分别称为toptransistor和bottomtransistor。通过

开关对应的晶体管，输出对应的电平。toptransistor打开（bottomtransistor关闭），输出为高电平；

bottomtransistor打开（toptransistor关闭），输出低电平。Push-pull即能够漏电流（sinkcurrent），又可

以集电流（sourcecurrent）。其也许有，也许没有另外一个状态：高阻抗状态。除非Push-pull需要支持

额外的高阻抗状态，否则不需要额外的上拉电阻。

此处有必要对高阻态进行说明。高阻态指的是不影响连接到该点的其他信号的状态，对于推挽式

输出即指两个晶体管均不导通的状态。若不外接上拉电阻，那么内部输出‘1’时，bottomtransistor导

通，内部输出‘0’时，toptransistor导通，不会存在两个均不导通的稳定状态。因此，若需要实现高

阻态，需要外接上拉电阻。

和开漏输出相比，push－pull的高低电平由IC的电源低定，不能简单的做逻辑操作等。且一条总

线上只能有一个push-pull输出的器件。在CMOS电路里面应该叫CMOS输出更合适，因为在CMOS

里面的push－pull输出能力不可能做得双极那么大。输出能力看IC内部输出极N管P管的面积。push

－pull是现在CMOS电路里面用得最多的输出级设计方式。

回想一下在对控制器进行编程时，尤其是对CPLD/FPGA进行硬件管脚约束时，我们知道：常见

的GPIO模式可以配置为open-drain或push-pull，具体实现上，可以通过配置对应的寄存器的某些位

来配置为open-drain或是push-pull(ARM中)，也可以通过编写约束文件来实现(CPLD/FPGA中)。当我

们通过CPU去设置那些GPIO的配置寄存器的某位（bit）的时候，其GPIO硬件IC内部的实现是，会

去打开或关闭对应的toptransistor。相应地，如果设置为了open-drain模式的话，是需要上拉电阻才能

实现，也能够输出高电平的。因此，如果硬件内部（internal）本身包含了对应的上拉电阻的话，此时

会去关闭或打开对应的上拉电阻。如果GPIO硬件IC内部没有对应的上拉电阻的话，那么你的硬件电

路中，必须自己提供对应的外部（external）的上拉电阻。而push-pull输出的优势是速度快，因为线路

（line）是以两种方式驱动的。而带了上拉电阻的线路，即使以最快的速度去提升电压，最快也要一个

常量的R×C的时间。其中R是电阻，C是寄生电容（parasiticcapacitance），包括了pin脚的电容和板

子的电容。但是，push-pull相对的缺点是往往需要消耗更多的电流，即功耗相对大。而open-drain所

消耗的电流相对较小，由电阻R所限制，而R不能太小，因为当输出为低电平的时候，需要sink更低

的transistor，这意味着更高的功耗。（此段原文：becauthelowertransistorhastosinkthatcurrentwhen

theoutputislow;thatmeanshigherpowerconsumption.）而open-drain的好处之一是，允许你short多个

open-drain的电路，公用一个上拉电阻，此种做法称为wired-OR连接，此时可以通过拉低任何一个IO

的pin脚使得输出为低电平。为了输出高电平，则所有的都输出高电平。此种逻辑，就是“线与”的功

能，可以不需要额外的门（gate）电路来实现此部分逻辑。

【open-drain和push-pull的总结】

对于GPIO的模式的设置，在不考虑是否需要额外的上拉电阻的情况下，是设置为open-drain还

是push-pull，说到底，还是个权衡的问题：

如果你想要电平转换速度快的话，那么就选push-pull，但是缺点是功耗相对会大些。

如果你想要功耗低，且同时具有“线与”的功能，那么就用open-drain的模式，但是缺点是速度相

对慢一些。（同时注意GPIO硬件模块内部是否有上拉电阻，如果没有，需要硬件电路上添加额外的上

拉电阻）

正所谓，转换速度与功耗，是鱼与熊掌，二则不可兼得焉。对于目前主流的CMOS芯片，输出

结构主要包括open-drain和push-pull两种结构。而push-pull结构和模电中所讲的CMOS结构是一致的，

即PMOS+NMOS结构。这个概念需要区分开。

1.2.3LVPECL结构

ECL电路是一种非饱和型的数字逻辑电路，电路内晶体管工作在线性区或截止区，速度不受少数

载流子的存储时间的限制，所以它是现有各种逻辑电路中速度最快的，能满足高达10Gbps的工作速率。

LVPECL电平标准尚未规范化，各厂商之间性能差异较大，因此建议设计中已各厂商的datasheet为准。

◆LVPECL逻辑电平的输入结构如下图所示。

由上图可见，LVPECL的输入结构是一个基于三极管的差分对(差分放大器)。该差分对共模输入电

压需偏置到(VCC-1.3V)，这样允许的输入信号电平动态范围最大。三极管的输出特性曲线如下图所示。

我们知道三极管的偏置电平(直流工作点)直接影响着三极管放大器的性能，在直流工作点处三极

管的交流小信号增益为：

大信号描述：对于实际的器件，其电流电压特性都是非线性的。对BJT而言，集电极电流与V

是指

数关系，而对于MOS而言，饱和区内漏极电流与V

是平方关系。非线性描述也就是大信号描述。

小信号描述：我们知道，非线性方程是很难求解的，因此引入了小信号描述。小信号描述是对大信号

描述利用Taylor展开后取一次近似，在直流偏置点附近对模型进行线性化处理。既然我们是在偏置点

附近做近似，那么得到的线性模型参数就与偏置点的选取密切相关，这也正是我们在小信号分析前先

进行大信号分析找出工作点的原因。

=>大信号用来确定直流工作点，然后用小信号模型确定直流工作点处的交流增益，即交流小信号增益。

在实际电路中，由于干扰信号和噪声的存在，以及一些寄生效应的影响，人们很难精确控制直流

电平的大小，这直接影响了单端放大器的性能。为了解决这个问题，可以采用一种新的电路结构——

差分结构。如下图所示。

差分放大器有两个输入端Vi1、Vi2，两个输出端Vo1、Vo2；输入管T1和T2的发射极不是接地

电位，而是共同接在电流源I上。它是对称的双端输入－双端输出放大器，这种对称结构叫做差分结

构。当放大器的两个输入端直流偏置电平相等时，那么根据电路的对称性，两个输出端的直流电平也

相等。

直流偏置：交流电力系统中存在直流电流或电压成分的现象称为直流偏置。在交流信号中存在直流信

号成分的现象也是直流偏置。

直流偏置电压：指晶体管放大电路中使晶体管处于放大状态时，基极-射极之间及集电极-基极之间应

该设置的电压。因为要使晶体管处于放大状态，其基极-射极之间的PN结应该正偏，集电极-基极之间

的PN结应该反偏。因此，设置晶体管基射结正偏、集基结反偏，使晶体管工作在放大状态的电路，

简称为偏置电路（可以理解为设置正反偏的电路）。而使晶体管工作在放大状态的关键是其基极电压，

因此，基极电压又称为偏置电压。又由于使晶体管工作在放大状态的电压设置是由其没有信号时直流

电源提供的。因此，晶体管的直流偏置电压可以这么定义：晶体管未加信号时，其基极与发射极之间

所加的直流电压称为晶体管的直流偏置电压。

由于电路结构的对称性，左半边电路和右半边电路流过的直流电流都是I/2。即使加在差分电路两

个输入端的直流电平发生变化，只要保持两个输入端的直流偏置电平相同，则两边电路的电流仍然保

持不变，还是I/2。这样电路的偏置电流不变，输入管的电阻和输出电阻都不变，于是放大器的增益也

就不变了。所以差分电路的一个重要优点就是克服了偏置电平变化带来的影响，使得放大器的性能保

持稳定。下面具体分析该差分放大器的工作原理。

(1)当V

时，V

足够小时，T1管关断，电流I1=0，所以V

=VDD，此时T2管中的电流为

I2=I，V

=VDD-R

I。随着V

的增大，T1管开启，并进入放大区，电流I1上升，输出电平

下降。相应地，T2管中的电流I2开始下降，输出电平V

上升。在这一段，电流I1

I1+I2=I。

(2)当V

时，就是直流偏置状态。

(3)当V

时，T1和T2管的情况正好相反，I1趋近偏置电流I，V

趋近VDD-R

I。T2管逐

渐从放大区进入截止区，I2趋近0，V

趋近VDD。

综上，LVPECL的输入结构中三极管工作于放大状态(线性区)和截止状态(截止区)，不会进入饱和

区。也就是说LVPECL是一种工作于非饱和状态的电路结构。同时，由于三极管的基极电流较小，所

以三极管差分放大器的输入阻抗较高。另外，由于差分对管轮流导通，从整个电路的角度看没有静止

状态，因此LVPECL的功耗较大。即以功耗换速度。

输入电阻是用来衡量放大器对信号源的影响的一个性能指标。输出电阻用来衡量放大器带负载能

力的强弱。输入电阻越大表明放大器从信号源取的电流越小，放大器输入端得到的信号电压也越大，

即信号源电压衰减的少。输出电阻用来衡量放大器带负载能力的强弱。当放大器将放大了的信号输出

给负载电阻时，放大器可以等效为具有内阻Ro的信号源，由这个信号源向RL提供输出信号电压和输

出信号电流。Ro称为放大器的输出电阻，它是从放大器输出端向放大器本身看入的交流等效电阻。

◆LVPECL的输出结构如下图所示。

可见，LVPECL的输出结构包含一个差分放大器和一对射随器。输出射随器工作在正电源范围内，

其直流电流始终存在，这样有利于提高开关速度，保持较快的关断时间。LVPECL输出的适当端接是

连接50ohm电阻至(VCC-2V)电平，在这种端接条件下，OUT+与OUT-的典型值为(VCC-1.3V)，因此

LVPECL的差分输出信号摆幅约为+/-800mV(VCC-1.3V-VCC+2V=0.7V)，且输出直流电流约为

14mA(0.7V/50ohm)。LVPECL的输出阻抗很低，典型值约为4~5ohm，这表明它有很强的驱动能力。

需要说明的是，由于射随器高输入阻抗的特性，电流源提供的电流大小并不影响差分输出信号的摆幅，

这与LVDS的原理是不同的。因此，我们通常不关心LVPECL内部电流源的大小。

射随器：射极输出的结构，由于输出电压与输入电压基本相同而得名。射随器的输入阻抗高，对前级

电路的影响小，输出阻抗低，带负载能力强。

1.2.4LVDS结构

LVDS是一种低摆幅的差分信号技术，IEEE在两个标准ANSI/TIA/EIA-644中对LVDS信号进行了

定义，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。

◆LVDS的输入结构如下图所示。

由上图可见，LVDS的输入端是一个由NMOS差分对管组成的差分放大器。由MOSFET的工作原

理可知，MOSFET的栅极电流为0，因此，LVDS的输入端对外呈现高阻态(即输入阻抗非常高)。在

LVDS中通过在输入端端接100ohm匹配电阻产生350mV的差模电压，同时电流经过差分线的另一条

流回发送端。当发送端进行状态变化时，通过改变流经匹配电阻的电流方向产生有效的高低状态。使

用LVDS时需要注意查看芯片datasheet是否具有内部匹配电阻，如没有必须外接100ohm匹配电阻。

◆LVDS输出结构如下图所示。

由上图可见，LVDS的输出端是CMOS差分放大器构成的推挽式输出。其中电流源为3.5mA，即

LVDS属于电流驱动模式。

综上，LVDS属于电流驱动-电压接收模式。在LVDS发送端和接收端的物理接口中，设置偏置电

平(共模电压)为0-2.4V，典型值为1.2V(结构图中未示出)。较低的差分信号摆幅使得LVDS具有较快

的传输速度(电容充/放电时间相对缩短)。

1.2.5CML结构

◆MAXIM及TI的CML输入结构分别如下图所示。

由上图可见，不同公司的CML输入结构略有不同，但主要都包括一个差分放大器。这与LVDS及

LVPECL的输入结构大致相同，且都需要有上拉电阻将共模电压拉至正常值。但CML、LVDS及

LVPECL的共模电压不同。

◆CML输出结构分别如下图所示。

由上图可见，CML输出结构是基于开漏输出的NMOSFET及16mA电流源。输出需要通过上拉电阻

上拉至VCC，这是因为NMOS只能驱动下降沿。电流源用于改变电流值，从而驱动负载。输出电压

摆幅由负载决定。上拉电阻一般选择为50ohm，因此差分电压摆幅为800mV。

【LVPECL、LVDS和CML的总结】

1.差分电压摆幅及共模电压(偏置电平)不同，如下图所示。其中LVDS的摆幅典型值为350mV，

400mV也为常用值。

2．LVPECL为射随器输出(电压驱动)，LVDS为推挽式输出(电流驱动：3.5mA)，CML为开漏输出(电

流驱动：16mA)。因此，功耗及速度如下图所示。

是基于三极管结构的，且工作于非饱和状态。因此，状态的切换最快，最高工作速度可达

10Gbps。但由于端接比较复杂，端接电阻会导致在高速路经上引入分支，因此不适用于超高速的应用

(10Gbps以上)。同时，由于三极管与MOS管不同的工作原理(三极管基于载流子的重新分配)，因此

LVPECL的功耗较大。即LVPECL的优势是速度快。LVDS的优势是功耗低。CML的优势是端接方便，

但由于其输出电压是由上拉电阻决定的，因此只能进行点对点传输，不能进行点对多点传输，否则将

改变差分信号摆幅。

第三节不同逻辑电平间的互连

1.3.1TTL、CMOS器件的互连

在不同逻辑电平器件之间进行互连时主要考虑以下几点：

(1)电平关系：必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能，严重时会烧毁

芯片。

(2)驱动能力：必须根据器件的特性参数仔细考虑、计算和试验，否则很可能造成隐患，在电源波

动、受到干扰时系统就会崩溃。

(3)时延特性：在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容

限。

(4)选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可

靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。

TTL和CMOS的逻辑电平关系如下图所示。

以上几种逻辑电平类型之间的驱动关系如下表所示。3.3V/5VTol.指输入为3.3V逻辑电平，但可

以忍受5V电压的信号输入，3.3VTTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出

问题。特别需要指出的是，3.3V逻辑器件的输入电平参数一般都使用LVTTL，很少使用LVCMOS输

入电平；3.3V逻辑器件的输出电平参数在小电流负载时高低电平分别接近电源电压和地电平(类似

LVCMOS输出电平)，在大电流负载时输出电平参数则接近LVTTL电平参数。因此此处，

3.3VTTL/CMOS逻辑电平可以看成3.3VTTL电平。

由上表可见：

(1)5VTTL输入到5VCMOS时，不能直接连接。可以使用上拉5V电阻的方式解决，或者使用

AHCT系列器件(为5VTTL输入、5VCMOS输出)进行转换。这是由于5VTTL的

VOH=2.4V<5VCMOS的VIH=3.5V，5VTTL的VOL=0.5V<5VCMOS的VIL=1.5V。

(2)5VCMOS输入到5VTTL时可以直接连接。这是由于5VCMOS的VOH=4.44V>5VTTL的

VIH=2V，5VCMOS的VOL=0.5V<5VTTL的VIL=0.8V。

(3)3.3VTTL与5VTTL的逻辑电平门限大致相同，因此3.3VTTL输入到5VCMOS时，需要处

理，5VCMOS输入到3.3VTTL时可以直接连接。

1.3.2高速差分接口的互连

高速差分接口的互连方式主要有两种：直流耦合和交流耦合。直流耦合用于当共模电压不造成问

题，且为了避免耦合电容造成的阻抗不连续。交流耦合用于消除共模电压，主要用于不同的逻辑电平，

并假定一个直流平衡的信号模式。

◆CML->CML

(1)直流耦合：如果接收器和发送器之间采用相同的VCC电源，CML驱动器输出可以直流耦合到

CML接收器输入，无需额外的元件。

(2)交流耦合：如果接收器和发送器之间采用不同的VCC电源，需要采用交流耦合方式。交流耦合情

况下，耦合电容的选择应足够大，以避免信号包含一长串相同数字时导致过大的低频衰减。但又不能

过大，耦合电容过大将造成沿变缓。具体如何选择耦合电容将在后面的章节详细介绍。

◆LVDS->LVDS

当LVDS的输入具有片内端接时，LVDS驱动器与LVDS接收器之间可以直接连接。

◆LVPECL->LVPECL

为了保证LVPECL的输入和输出性能最优，不论是直流耦合还是交流耦合，LVPECL的输入端和

输出端均需保证共模电压为(VCC-1.3V)。区别是直流耦合时，共模电压同时传输到接收端，因此接收

端和发送端可以共用一个偏置电路，而交流耦合时，共模电压不会传输到接收端，因此，接收端和发

送端不能共用一个偏置电路，需要分别进行偏置。

(1)直流耦合：LVPECL输出设计成驱动50ohm负载至(VCC-2V)时，输出电流约为14mA，LVPECL

的输出性能是最优的。此时输出共模电压固定在(VCC-1.3V)。由于一般情况下无法向终端网络提供

(VCC-2V)电源，经常会用并联电阻，得到一个戴维宁等效电路。如下图所示。

其中：

求解上式，得：

在3.3V供电时，R1为130ohm，R2为82ohm。在5V供电时，R1为82ohm，R2为130ohm。

(2)交流耦合：为了保证LVPECL的最优输出性能，需要保证输出电压为(VCC-1.3V)，同时保证输出

电流为14mA。当然输出端和输入端可以使用相同的偏置结构，但是考虑到输出端的共模电压不需要

驱动任何后级器件，只是提供最优偏置电压和电流，所以我们可以采用简单的结构，如下图所示。

其中：

此处与直流耦合时=VCC-2V不同，是VCC-1.3V。原因是在直流耦合时，由于LVPECL的射随输

出结构，当输出端通过50ohm电阻上拉到VCC-2V时，输出的偏置电平刚好是VCC-1.3V

(14mA*50ohm=0.7V)。本质上这个不同是由电路结构决定的。

由上式可知，当VCC=3.3V时，R1=142ohm；当VCC=5V时，R1=270ohm。然而这种方式下，

LVPECL输出的交流负载阻抗低于50ohm。因此在实际应用中，折中直流和交流的要求，3.3V供电时，

R1可以从142ohm到200ohm之间选取，5V供电时，R1可以从270ohm到350ohm之间选取。

◆LVPECL->CML

(1)直流耦合：在LVPECL到CML的直流耦合连接方式中需要一个电平转换网络，以满足LVPECL输

出与CML输入的共模电压要求。该电平转换网络如下图所示。对该电平转换网络的要求是：

a.引入的损耗必须要小；

b.自LVPECL输出端看到的总阻抗近似为50ohm(保证与接收端阻抗连续)；

接收器输入端的信号摆幅大于接收器的灵敏度要求。

假定LVPECL的最小差分输出摆幅为400mV，而MAX3875的输入灵敏度为50mV，这样电阻网

络的最小增益必须大于50mV/400mV=0.125，因此：

其中，(1)式为戴维宁开路等效电压，(2)式假设VA=VPECL-CM=VCC-1.3V，(3)式为戴维宁等效电阻。

求解上面的方程组，我们得到R1=182Ω，R2=82Ω，R3=290Ω，VA=1.35V，VB=3.11V，

Gain=0.147，Zin=49Ω。因此，LVPECL到CML的直流耦合结构如下图所示。

(2)交流耦合：在LVPECL的两个输出端各加一个到地的直流偏置电阻，使得LVPECL输出性能最优，

电阻值选取范围为142ohm到200ohm(3.3V供电时)。如果LVPECL的差分输出信号摆幅大于CML的

接收范围，可以在信号通道上串一个25ohm的电阻，以提供0.67倍的电压衰减。如下图所示。

◆LVPECL->LVDS

(1)直流耦合：LVPECL到LVDS的直流耦合结构需要一个电平转换/衰减网络，如下图所示。设计该网

络时有如下几点需要考虑：

a.当负载是50Ohm接到VCC-2V时，LVPECL的输出性能是最优的。

b.该网络引入的衰减不应太大，LVPECL输出信号经衰减后仍能落在LVDS的输入有效范围内。

注意LVDS的输入差分阻抗为100Ohm，或者每个单端到虚拟地为50ohm，这对直流端接阻抗没有影

响，但会影响交流端接阻抗，这意味着交流阻抗和直流阻抗不等。

因此，该电阻网络需要满足如下方程：

考虑Vcc=0.3V情况，解上面的方程组得到：R1=182Ω，R2=48Ω，R3=48Ω，VA=1.14V，

RAC=51.8Ω，RDC=62.8Ω，Gain=0.337。电路连接好，实测得VA=2.1V，VB=1.06V。假定LVPECL

单端最小输出电压为300mV，在LVDS的输入端可达到100mV，能够满足其灵敏度要求。考虑信号较

大时，如果LVPECL的最大输出为1V，LVDS的单端输入电压则为337mV，同样可以满足指标要求。

(2)交流耦合：LVPECL到LVDS的交流耦合结构如图所示，LVPECL的输出端到地需加直流偏置电阻

(142Ω到200Ω)，同时信号通道上一定要串接50Ω电阻，以提供一定衰减。LVDS的输入端到地需加

5KΩ电阻，以提供近似0.86V的共模电压。

◆LVDS->LVPECL

(1)直流耦合：LVDS到LVPECL的直流耦合结构中需要加一个电阻网络，如图所示，该电阻网络完成

直流电平的转换。LVDS输出电平为1.2V，LVPECL的输入电平为Vcc-1.3V。LVDS的输出是以地为

基准，而LVPECL的输入是以电源为基准，这要求考虑电阻网络时应注意LVDS的输出电位不应对供

电电源敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在

更高的速度下工作，但功耗较大，LVDS的输出性能容易受电源的波动影响；还有一个问题就是要考

虑电阻网络与传输线的匹配。电阻值可以通过下面的方程导出。

在Vcc电压为3.3V时，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，

RIN=49Ω，Gain=0.62。LVDS的最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL输入

端的信号摆幅变为310mV，该幅度低于LVPECL的输入标准，但对于绝大多数MAXIM公司的

LVPECL电路来说，该信号幅度是足够的，原因是MAXIM公司LVPECL输入端有较高的增益。

(2)交流耦合：LVDS到LVPECL的交流耦合结构比较简单，如下图所示(LVPECL片内不含端接)。

◆LVDS->CML

LVDS驱动CML通常采用交流耦合方式，如下图所示。

◆CML->LVPECL

CML驱动LVPECL通常采用交流耦合方式，如下图所示(LVPECL片内不含端接)。

◆CML->LVDS

CML与LVDS之间通常采用交流耦合方式连接。注意，CML输出信号摆幅应该在LVDS输入能够处

理的范围以内。

【LVPECL、LVDS和CML互连总结】

1.由于LVPECL结构上要求输出端接到VCC-2V，输入端端接到VCC-1.3V，以获得最优的输入

输出性能。因此，当LVPECL作为输出端时，电阻网络的选择需要保证输出引脚电压为VCC-

2V；当LVPECL作为输入端时，电阻网络的选择需要保证输入引脚电压为VCC-1.3V。不论是

直流耦合还是交流耦合，都要满足该条件，这是设计有关LVPECL作为输出/输入的互连结构

的宗旨。

从结构上看，作为输入端时需要通过100ohm端接电阻产生350mV的差分电压，作为输

出端时是由差分CMOS构成的推挽式输出，没有其他要求。

、LVDS、CML的共模电压不同，在使用直流耦合方式时，要利用电阻网络调整输入

端共模电压在可接受的范围之内；在使用交流耦合方式时，接收端需要偏置到共模电压电平。

结构图中均未表示出共模电压部分，不必关心共模电压是如何产生的，因为该部分硬件已经集

成到芯片内部，只需要在互连时注意该点即可。

与LVPECL、CML的差分信号摆幅不同，在使用交流耦合方式时，需要串接电阻以降低

信号摆幅。

5.从端接方式复杂度上来讲，CML最简单，LVDS次之，LVPECL最复杂。

1.3.3耦合电容的选择

当利用交流耦合结构时，耦合电容的选取应特别小心，该电容与负载阻抗一起构成高通滤波结构，

非归零的连0或连1出现时(频率较低)，电容会造成接收端电压下降，过零点偏移，通过下面的图形

可以很好地理解这一点。

为防止连零和连1序列造成负载电压有较大下降，我们可以把耦合电容与负载组成的高通网络的

3dB转角频率降低，下面主要从时域对此进行分析，我们知道一级高通RC网络的时域响应为：

NRZ数据信号经过电容耦合至50Ω的负载上，信号这时的摆动则以0为基准。我们把信号幅度以

VP-P进行归一化处理，电压幅度归一化为±0.5VP-P。假定负载最初充电电压为V0+=0.5VP-P，最终电压为

V∞=0。τ为HPF的时常数，则经过一段时间t后，负载电压下降ΔV为：

如允许在时间t时，功率下降0.25dB，则ΔV/VP-P=6%；

如果我们定义TB为数据每比特周期，NCID为最大容许的连零或连1数目，负载阻抗R=50Ω，C为

耦合电容，则t=NCID·TB，τ=R·C，C可通过下面式子估算：

我们以2.488Gbps的系统为例，TB=400ps，NCID=100bit，通过计算得C=6.2nF。下面计算该电容

造成的过零点偏移大小：

tr在这里指NRZ信号幅度从20%到80%的上升时间，一般可通过下式估算：

BW指系统带宽，通常为0.6~1倍数据速率，对于2.5Gbps系统，如果取tr=120ps，C=6.2nF，计

算得LFPDJ等于13ps，如果把C增加到100nF，这时LFPDJ将小于1ps，可以忽略不计。

由式(4)可见，当系统的最大允许连‘0’/‘1’数目N

CID

、每bit数据周期T

、负载电阻R、信号

上升时间t

一定时，耦合电容C越大，过零点偏移越小。但同时会造成信号的上升沿变缓。因此，耦

合电容应该折中选择。

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