rtw

搦蘩

缡要

遴信与馕，慧系统互瓣Ｆ攀簧懑袋瘸ＭＡＴＬＡＢ中豹拳统蕊窦环壤ＳＩＭＵＬＩＮＫ杰臻

｝ｊ：系统浚计军罄仿囊，然舞将这榉酌系统绦输交绘浆工稳矫萎实现；稀ｌｅ工稷瓣

戎实现这个系绕懿避援中往藏蘩嗣疆｛孛攥述语富方式袋愁缤没诗。在这样瓣方案

ｔｈ系统工程鄹嗣｛ｃ工繇簿等弼其敬，协秘二［｛髻，霄剩予笈撵各囊蠡冬特长。秘时，

蠢缓多｝一囊逡开发７墨秘诗雾热糖滋设计工具来支持这撵瓣方案，键褥这糖骢设

计方素羧广泛稳采缡。

但怒对于控制逻瓣辫分静竣诗，爨魏还没有魄较薅散黪藕麟：Ｅ矮来宠躐系绫

。ｌ：程鄹帮ｌｅ工程羹器之麓黝交接。

本文邋过斑案例避行分掇，掇爨了一ｊ盼对ＳＬＭＵＬＩＮＫ串Ｓｔａｔｅｆｌｏｗ避行分凝

翱骚挨秘蕊跨：静秘爝ＭＡＴＬＡＢ巍囊稳袋瓣ＡＰＩ将Ｓｔａｔｅｆｌｏｗ糕粼转捩为Ｖｅｒｉｌｏｇ

ｌｔＤＬ撼述。如粱枣在这样的转换工暴，对予使耀Ｓｔａｔｅｆｌｏｗ援计的控制逻瓣部分，

系缓互稳耨可以纛攘囱｛ｃ工糕褥掇供系统静ＲＴＬ爨遮，省去了ｌｃ王程黪在醭传

撼述语蓦Ｅ的编程工作，饺褥弛自％够将更多的精力敝在蜃绥的设讨中。文巾巧：健

愆巍蘸豹ＦＰＧＡ疑诗方寨＿ｉ莛行了介缁，逐对Ｓｔａｔｅｆｌｏｗ柩强黥猿戆纷了详蹋瀚滋秘，

弱外，对转换工爨的实现过程也进彳亍了深入的阐述。

羹乏努，参｝霹当藏的设诗禹浚复杂馋、各令禳浚连接关系懿分毒莲越来越溺滚嬲

繁琐蛹将点本课鹣还没计了“４个联鼹网表分擀工舆。它可以对Ｓ｛ＭＵＬＩＮＫ巾顶层

麓各个骥块之闼鹃连袋关系送行分攒，并褥分麟熬缭暴蠲Ｖｅｒｉｌｏｇ

ＨＤＬ稼述趱来。

文中对分析工舆的没计谶作了ｌ＿＝｜二较详细躺介绍。

关滋字：ＦＰＧＡ、ｓｆ２ｖｌｏｇ、ａｎ～ｃｏｌｉｎ、Ｓｔａｔｅｆｌｏｗ、有隈状态钒、ＶｅｒｉｌｏｇＨＤＬ

ＡＢＳＴＲＡＣＴ

ＡＢＳＴＲＡＣＴ

Ｔｈｅ

ｓｙｓｔｅｍ

ｓｉｍｕｌａｔｉｏｎｅｎｖｉｒｏｎｍｅｎｔＳＩＭＵＬＩＮＫｏｆＭＡＴＬＡＢｉｓ

ｗｉｄｅｌｙ

ｕｓｅｄｉｎ

ｃｕｒｒｅｎｔＦＰＧＡ

ｄｅｓｉｇｎ．Ａｆｔｅｒｄｅｓｉｇｎｉｎｇａｎｄ

ｓｉｍｕｌａｔｉｎｇ

ｔｈｅ

ｓｙｓｔｅｍ，ｔｈｅｓｙｓｔｅｍｅｎｇｉｎｅｅｒ

ｗｉｌｌａｓｋｔｈｅＩＣ

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ｔｈｅ

ｄｅｓｉｇｎｏｎ

ｃｅｒｔａｉｎＦＰＧＡ

ｃｈｉｐｓ．Ｄｕｒｉｎｇ

ｔｈｅ

ｐｒｏｃｅｄｕｒｅ

ｏｆ

ｒｅａｌｉｚａｔｉｏｎ，Ｈａｒｄｗａｒｅ

ＤｅｓｃｒｉｂｅＬａｎｇｕａｇｅ（ＨＤＬ）ｉｓｃｏｍｍｏｎｌｙ

ｕｓｅｄ．Ｔｈｅ

ｓｙｓｔｅｍｅｎｇｉｎｅｅｒａｎｄＩＣ

ｅｎｇｉｎｅｅｌ＇，ｃｏ—ｏｐｅｒａｔｉｎｇ

ｉｎｔｈｅｗｈｏｌｅｄｅｓｉｇｎｐｒｏｃｅｓｓ

ｏｆｔｈｅ

ｗａｙ

ｉｎｔｒｏｄｕｃｅｄ

ａｂｏｖｅ，ｃｏｕｌｄ

ｗｏｒｋ

ｅｆｆｅｃｔｉｖｅｌｙ

ｉｎｅａｃｈｏｆｔｈｅｉｒｏｗｎ

ｆｉｅｌｄｓ．ＮｏｗａｄａｙｓＳＯ

ｍａｎｙ

ＦＰＧＡｖｅｎｄｏｒｓｈａｖｅ

ｄｅｖｅｌｏｐｅｄ

ｖａｒｉｏｕｓＥＤＡｔｏｏｌｓｔｏ

ｓｕｐｐｏｒｔ

ｔｈｉｓｄｅｓｉｇｎｆｌＯＷ，

ｗｈｉｃｈｍａｋｅｔｈｉｓｓｃｈｅｍｅ

ｗｉｄｅｌｙａｃｃｅｐｔｅｄ．

Ｂｕｔ，ｆｏｒ

ｔｈｅ

ｐａｒｔ

ｏｆｃｏｎｔｒｏｌ

ｌｏｇｉｃｄｅｓｉｇｎ，ｔｈｅｒｅｉｓｎｏｅｆｆｉｃｉｅｎｔ

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ｂｒｉｄｇｅ

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ｓｙｓｔｅｍｅｎｇｉｎｅｅｒ

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Ｔｈｉｓａｒｔｉｃｌｅｇｉｖｅｓｏｆｆａｎｉｄｅａｔｏ

ｐａｒｓｅ

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ＳＩＭＵＬｌＮＫ

ｔｈｒｏｕＩｇｈ

ａｎａｌｙｚｉｎｇ

ｔｈｅｔｒａｄｉｔｉｏｎａｌ

ｗａｙ

ｏｆＦＰＧＡｄｅｓｉｇｎ．Ｔｈａｔｉｓ

ｕｆｉｌｉｚｉｎｇ

ｔｈｅＡＰＩｐｒｏｖｉｄｅｄｂｙ

ＭＡＴＬＡＢｉｔｓｅｌｆｔｏｃｏｍｐｌｅｔｅ

ｔｈｅｃｏｎｖｅｒｓｉｏｎｆｒｏｍＳｔａｔｅｆｌｏｗｃｈａｒｔ

ｔｄ

Ｖｅｒｉｌｏｇ

ＨＤＬ

ｄｅｓｃｒｉｐｔｉｏｎ．Ｉｆ

ｔｈｅｒｅｉｓｓｕｃｈａｔｏｏｌ，ｆｏｒ

ｔｈｅｃｏｎｔｒｏｌ

ｌｏ·ｇｉｃｄｅｓｉｇｎｅｄｉｎ

Ｓｔａｔｅｆｌｏｗ，ｔｈｅｓｙｓｔｅｍｅｎｇｉｎｅｅｒｃｏｕｌｄ

ｐｒｏｖｉｄｅ

ｔｈｅＲＴＬ

ｄｅｓｃｒｉｐｔｉｏｎ

ｏｆｔｈｅ

ｓｙｓｔｅｍｔｏｔｈｅ

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ｅｎｇｉｎｅｅｒ．Ｔｈｕｓ，ｔｈｅ

ｗｏｒｋｏｆ

ｐｒｏｇｒａｍｍｉｎｇ

ｉｎＨＤＬｗｉｌｌｂｅｏｍｉｔｔｅｄ，ａｎｄｔｈｅＩＣ

ｅｎｇｉｎｅｅｒ

ｃｏｕｌｄｈａｖｅｍｏｒｅｔｉｍｅｔｏｔｈｅｄｅｓｉｇｎｃｏｍｉｎｇ—ｕｐ．ｎｌｃ

ＦＰＧＡｄｅｓｉｇｎｆｌＯＷ，ｔｈｅ

ｃｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆＳｔａｔｅｆｌｏｗｃｈａｒｔａｎｄｔｈｅ

ｄｅｓｉｇｎｐｒｏｃｅｓｓ

ｏｆｔｈｅｃｏｎｖｅｒｔｔｏｏｌｗｉｌｌｂｅ

ｉｌｌｕｓｔｒａｔｅｄｉｎ

ｔｈｅ

ａｒｔｉｃｌｅｆｏｒｄｅｔａｌｌ．

Ｉｎａｄｄｉｔｉｏｎ，ａｎｏｔｈｅｒａｎａｌｙｓｉｓ

ｔｏｏｌｗｉｌｌｂｅｉｌｌｕｓｔｒａｔｅｄｉｎｔｈｅａｒｔｉｃｌｅ

ｄｅｔａｌｌｅｄｌｙ．Ｔｈｉｓ

ｔｏｏｌｃｏｕｌｄａｎａｌｙｚｅｔｈｅｃｏｎｎｅｃｔｉｏｎ

ｒｅｌａｔｉｏｎｓｈｉｐ

ｂｅｔｗｅｅｎｔｈｅｓｕｂｍｏｄｅｌｓｏｆｔｈｅ

ｓｙｓｔｅｍ

ｄｅｓｉｇｎｅｄ

ｗｉｔｈＳＩＭＵＬＩＮＫａｎｄｇｉｖｅｏｕｔ

ａＶｅｒｉｌｏｇ

ＨＤＬ

ｄｅｓｃｒｉｐｔｉｏｎ

ｏｆｔｈｅｎｅｔｌｉｓｔ．

Ｋｅｙ

Ｗｏｒｄｓ：ＦＰＧＡ，ｓｆ２ｖｌｏｇ，ａｎｃｏｎｎ，Ｓｔａｔｅｆｌｏｗ，Ｆｉｎｉｔｅ

Ｓｔａｔｅ

Ｍａｃｈｉｎｅ，Ｖｅｒｉｌｏｇ

ＨＤＬ

ｌＩ

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缩略语

缩略语

ＦＰＧＡ——Ｆｉｅｌｄ

Ｐｒｏｇｒａｍｍａｂｌｅ

ＧａｔｅＡｒｒａｙ现场可编程门阵列

ＨＤＩ，一ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ裂彳牟摇述谣言

ＤｓＰ——ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ数字信号处理

ＦＳ酣一Ｆ赫ｔｅＳｔａｔｅＭａｃｈｉｎｅ有陵状态穰

塑表索萼ｌ

图２．１Ｆ默趣设计流程………………～……………………………………………………４

图３．１ＭＡｌ：ＬＡＢ基本窗礴…………………………………………………………………．９

图３－２ＭＡＴＬＡＢ层次结构…………………………………………………………………１０

睡３－３Ｓｔａｔｅｆｌｏｗ操箨雾瑟…………．．．……………………………………………………。Ｉ１

图３－４ＩＳＥ基本撵作界面……………………………………………………………………１２

图３－５ＭｏｄｅｔＳｉｍ操作界谶…………………………………………………………………１４

圈４．１藏本静设计流翟……………………………………………………………………２２

图４．２双击打开效果………………………………………………………………………２３

图４－３文本编辑爨打开效果………………………………………………………………．２３

图５一ｌ执行脚本后的结果…………………………………………………………………３０

图５－２Ｓｔａｔｅｆｌｏｗ榧图的层次结构…………………………………………………………３ｌ

图５－３Ｓｔａｔｅｆｌｏｗ棰图铡一…………………………………………………………………豁

图５．４该Ｓｔａｒ，ｆｌｏｗ框图的数据类型……………………………………………………４５

鳗５．５一个简单的Ｓｍｔｅｆｌｏｗ例子…………………………………．……………………．４８

图５－６并行袄态极………………………………………………………………．………．．５１

图６－１复数乘法器结构椭图……………………………………………………………，５９

睡６－２复数乘法爨戆控制逻辗……………………………………………………………６０

图６－３输入数据和输出结果………………………………………………………………６１

图６－４复数乘法器在ＭｏｄｅｌＳｉｍ中的仿真结果…………………………………………．６２

强６—５ＦＩＲ滤滚箍静挺图…………………………………………………………………。６３

图６－６ＦＩＲ滤波器模型……………………………………………………………………．６４

图６－７ＦＩＲ滤波器的控制逻辑……………………………………………………………．６４

圈６－８ＦＩＲ滤波嚣在ＳｔＭＵＬＩＮＫ中的仿真结果…………………………………………．６５

图６－９ＦＩＲ滤波器的功能仿真结果………………………………………………………．６７

爱６．１０滤波器髂囊结果瓣波形衷承……………………………………………………，６ｓ

图６．１１ＦＩＲ滤波器的综合结果……………………………………………………………６８

图６．１２ＦＩＲ滤波器控制逻辑的综合结果，………………………………………………．．６９

Ｖｌ

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独创性声明

本人声明所呈交的学位论文是本人在导师指导下进行的研究工

作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地

方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含

为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。

与我一同工作的对本研究所做的任何贡献均已在论文中作了明

确的说明并表示谢意。

签名：

曩得辑

日期：泖Ｊ年，月ｒ日

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本学位论文作者完全了解电子科技大学有关保留、使用学位论文

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（保密的学位论文在解密后应遵守此规定）

签名：塞堡垒导师签名：

日期：２彩彭年ｆ月多曰

鹪一章§ｆ言

ｌ。１课题背豢

第一章引言

随着魄子技术的发展，芯片的复杂程度越来越高，仪仅依靠驭理图输入方式

已经不能满足要求。Ｉｅ工程师在设计更多的是采丽ＨＤＬ（ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎ

Ｌａｎｇｕａｇｅ，硬件描述语言）的方式进行芯片的设计，仿真和验证。另一方颂，在

当旃静数字电路设计中，／ＶｌＡＴＬＡＢ审的系统仿真环境ＳＩＭＵＬＩＮＫ被广泛泡用于

系统设计和仿真。现在越来越多的数字系统在完成系统设计和仿真工作后，会采

蔫专孀集成电路ＡＳＩＣ或霹编程逻辑器辞魏ＦＰＧＡ稚ＣＰＬＤ等送孝予实现工律。

这样传统设计中，Ｉｃ工程师需露与系统工程师进行充分的沟通，在领会设计

懿意蚕之蕊荐透嚣耀关ＨＤＬ霞秘鹣编写。这样熬设计效攀不是缀裔，置调试羯

期漫长，往往是影响系统从“概念”到“芯片”的瓶颈问题。为了桶决这个问题，

密瑷了诲多诗霎繇疆凄设计工吴，麴Ｘｉｌｉｎｘ豹ＳｙｓｔｅｍＧｅｎｅｒａｔｏｒ，Ｓｙｎｏｐｓｙｓ鹣ＭＣ

和ＯＳＣＩ的ＳｙｓｔｅｍＣ等。这嫂ＥＤＡ工具主臻用于处理数据通道（Ｄａｔａ

Ｐａｔｈ）的问

题。矮于嵇囊系统中骞袋获态瓿控剃逻嚣鹣Ｓｔａｔｅｆｌｏｗ基裁还没窍蠢效瑟壹按楚楚

理Ｊ：具。

另努隧整蕊共＋设诗静复杂键，蕊片交帮懿攘块连接关暴越寒越繁杂，裁们越

来越难用肉眼来判断是否所有的连接都是威确无谈的，需骚借助子电脑的帮助来

完藏分掇王｛乍。

鉴于以上的原因，本课题的初衷就是设计出目％够直接处理Ｓｔａｔｅｆｌｏｗ的工具，

垮Ｓｔａｔｅｆｌｏｗ框踅叁动转挠必ＨＤＬ搂述，跨越Ｉｃ王程努ｊｌ羲系统工瑗耀之阉熬“鸿

沟”，提高设计的效率。同时，还瑟设计出顶层网寝分析工具，分析ＳＩＭＵＬＩＮＫ

模黧中各个模块蛇连接关系，薨虽鼹ＶｅｒｉｌｏｇＨＤＬ寒接述这｛孛连接关系。

本课磁没有实际的科研项目体为支持，属于自主创新擞型。

１．２课题环境和目标

本课题的全部设计都怒在ＭＡＴＬＡＢ

６。ｓ环境中完成的，另岁卜需幕用到其它的

验证工具，下面列出了本课题需要用到的三种工具软件：

》Ｍａｔｈｗｏｒｋｓ的ＭＡＴＬＡＢ

６．５（ＲＥＬＥＡＳＥ１３）

电子科技大学硕士论文

》Ｍｏｄｅｌ

Ｔｅｃｈｎｏｌｏｇｙ懿ＭｏｄｅｌＳｉｍＳＥＰｌｕｓ５．８ｄ

≯Ｘｉｌｉｎｘ的ＩＳＥ６．３

薅予这些较传平台豹分绥，耱教在论文约蘩三章孛。

本课题的目标就是；设计出能够直按处理Ｓｔａｔｅｆｌｏｗ的工具，将Ｓｔａｔｅｆｌｏｗ框

臻转换为霹综台鹣Ｖｅｒｉｌｏｇ

ＨＤＬ按述。弱游设诗爨项层鹦襄分辑王具，憝够对疆

层的连接关系进行分析，如果正确就给出该连接熬燕所对应的Ｖｅｒｉｌｏｇ

ＨＤＬ描述，

如鬃毒镶谈裁给感其转兹锾误售慰。

在前文的介绍中，我们已经肴到了传统Ｉｃ设计流稷中，瓶颈可能出现在系

统王程疼与妃工程搏麴交流积沟遁除段。翔果系缆工程颊糍够壹接将系绞懿ＲＴＬ

代码交到ｌｃ工程师的手中，情况就将大为改观。对于系统工程师来说，他和Ｉｃ

工程薅的交滚可以只停蟹在概念酚段，仅对系绞攥架秘关键部分潦行交流，丽不

必对整个系统进行详细的说明；而对于Ｉｃ工程师辩乏说，省去了代粥编写的繁杂过

程，他可以芘更多豹精力专注于鼷续的设计工作，提赢工作效率。

目前的设计环境支持混合设计（即ｖｅｒｉｌｏｇ和ｖｈｄ混合设计），因此论文设计

的工具可以方便地运用的目前的设计环境中，同时该设计工具即可用于ＦＰＧＡ设

讨。也可以用于ＡＳＩＣ设计。

１．３文章的维织结构

鉴予本谋莲静慧俸嚣标在予将ＳＩＭＵＬＩＮＫ穰鍪转换淹Ｖｅｒｉｌｏｇ

ＨＤＬ疆述，

而它可以露作是ＦＰＧＡ前端设计的一部分，本文第二章将针对ＦＰＧＡ的设计流程

聪开论述；第三章篱要奔绥漂逶戆软彳孛环境秘Ｖｅｒｉｌｏｇ

ＩＴＤＬ语言；第图章鬟孽对谋

题的基本憨想和方案做比较详细的介绍；籀五章对具体实现细节的进行说明；第

六肇是设诗兹实爨器结果分撰；鬣螽终者将在第七章对潆遴完成髂凝帮下一步瓣

研究工作做总结和计划。

电子科技大学硕士论文

≯Ｍｏｄｅｌ

Ｔｅｃｈｎｏｌｏｇｙ的ＭｏｄｅｌＳｉｍＳＥＰｌｕｓ５．８ｄ

≯Ｘｉｌｉｎｘ的ＩＳＥ６．３

对于这些软件平台的介绍，将放在论文的第三章中。

本课题的目标就是：设计出能够直接处理Ｓｔａｔｅｆｌｏｗ的工具，将Ｓｔａｔｅｆｌｏｗ框

图转换为可综合的Ｖｃｒｉｌｏｇ

ＨＤＬ描述。同时设计出顶层网表分析工具，能够对顶

层的连接关系进行分析，如果正确就给出该连接关系所对应的Ｖｅｒｉｌｏｇ

ＨＤＬ描述，

如果有错误就给出具体的错误信息。

在前文的介绍中，我们已经看到了传统Ｉｃ设计流程中，瓶颈可能出现在系

统工程师与ｌｃ工程师的交流和沟通阶段。如果系统工程师能够直接将系统的ＲＴＬ

代码交到Ｉｃ工程师的手中，情况就将大为改观。对于系统工程师来说，他和１ｃ

工程师的交流可咀只停留在概念阶段，仅对系统框架和关键部分进行交流，而不

必对整个系统进行详细的说明；而对于Ｉｃ工程师来说，省去丁代码编写的繁杂过

程，他可以花更多的精力专注于后续的设计工作，提高工作效率。

目前的设计环境支持混合设计（即ｖｅｒｉｌｏｇ和ｖｈｄ混合设计），因此论文设计

的工具可以方便遗运用的日前的设计环境中，同时该设计工具即可用于ＦＰＧＡ设

讨也可以用于ＡＳＩＣ设计。

１．３文章的组织结构

鉴于本课题的总体目标在于将ＳＩＭＵＬＩＮＫ模型转换为Ｖｃｒｉｌｏｇ

ＨＤＬ描述，

而它叫以看作是ＦＰＧＡ前端设计的一部分，本文第二章将针对ＦＰＧＡ的设计流程

裂开论述：第三章简要介绍课题的软件环境和Ｖｃｒｉｌｏｇ

ＨＤＬ语言；第四章则对课

题的基本思想和方案做比较详细的介绍；第五章对具体实现细节的进行说明；第

六章是设计的实例和结果分析；最后作者将在第七章对课题完成情况和下一步的

研究工作做总结和计划。

研究工作做总结和计划。

第二章ＦＰＧＡ设计简介

２．１ＦＰＧＡ的概述

第二章ＦＰＧＡ设计简介

ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ，现场可编程门阵列），它是在ＰＡＬ、

ＧＡＬ、ＥＰＬＤ等可编程器件的基础上进一步发展起来的，是ＡＳＩＣ（专用集成电路）

领域中的一种半定制电路。ＦＰＡＧ的出现，既解决了定制电路的不足，又克服了

原有可编程器件门电路数有限的缺点【１１。

ＦＰＧＡ采用了ＬＣＡ（逻辑单元阵列）这样一个新概念，内部包括ＣＬＢ（可

配置逻辑模块）、ｌＯＢ（输出输入模块）和内部连线（Ｉｎｔｅｒｃｏｎｎｅｃｔ）三个部分。ＦＰＧＡ

的基本特点主要有：

≯ＦＰＧＡ是ＡＳＩＣ电路中设计周期最短、开发费用最低、风险最小的器件之

≯采用ＦＰＧＡ设计ＡＳＩＣ电路，用户不需要投片生产，就能得到合用的：苍

片。

＞ＦＰＧＡ采用高速ＣＨＭＯＳ

Ｉ艺，功耗低，可以与ＣＭＯＳ、ＴＴＬ电平兼容。

≯ＦＰＧＡ内部有丰富的触发器和Ｉ／Ｏ引脚。

≯ＦＰＧＡ可做其它全定制或半定制ＡＳＩＣ屯潞的中试样片。

ＦＰＧＡ是由存放在片内ＲＡＭ中的程序来设置其工作状态的，因此，工作时

需要对片内的ＲＡＭ进行编程。用户可以根据不同的配置模式，采用不同的编程

方式。加电时，ＦＰＧＡ芯片将ＥＰＲＯＭ中数据读入片内编程ＲＡＭ中，配置完成

后，ＦＰＧＡ进入工作状态。掉电后，ＦＰＧＡ恢复成自片，内部逻辑关系消失，因

此，ＦＰＧＡ能够反复使用。ＦＰＧＡ的编程无须专用的ＦＰＧＡ编程器，只须用通用

的ＥＰＲＯＭ、ＰＲＯＭ编程器即可。当需要修改ＦＰＧＡ功能时，只需换一片ＥＰＲＯＭ

即可。这样，同一片ＦＰＧＡ，不同的编程数据，可以产生不同的电路功能。因此，

ＦＰＧＡ的使用非常灵活。

ＦＰＧＡ有多种配置模式：并行主模式为一片ＦＰＧＡ加一片ＥＰＲＯＭ的方式；

主从模式可以支持一片ＰＲＯＭ编程多片ＦＰＧＡ；串行模式可以采用串行ＰＲＯＭ编

程ＦＰＧＡ；外设模式可以将ＦＰＧＡ作为微处理器的外设，由微处理器对其编程。

日前ＦＰＧＡ的品种很多，有ＸＩＬＩＮＸ的ＸＣ系列、ＴＩ公司的ＴＰＣ系列、

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ＡＬＴＥＲＡ公司的ＦｌＥＸ系列等。

可以说，ＦＰＧＡ芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

２．２ＦＰＧＡ设计流程介绍

ＦＰＧＡ电路的系统设计是为了尽可能得出正确的结果，避免设计存在严重缺

陷，这样才能够进行生产制造。下面的流程图（图２－１）给出了ＦＰＧＡ设计、验

证、综合和实现等几个主要的步骤，其中细线表示条件不满足时应重新设计。

ＦＰＧＡ设计流程中包括了从设计规范和设计输入开始，直到布局布线、下载配置

等几个设计进程。在设计中，当所有的信号通道都满足由接口电路、时序电路单

元和系统时钟所产生的定时约束时，也就达到了时序要求。当发现设计出现错误

或需求改变的时候．有可能需要蘑新访问设计流程中的多个步骤社ｌ。

图２—１ＦＰＧＡ设计流程

ＦＰＧＡ设计大体分为设计输入、功能仿真（前仿真）、综合、实现、时序分

析与仿真（后仿真）、下载验证等六个步骤。下面分别各个设计步骤进行介绍。

４

第二章ＦＰＧＡ设计简介

２．２．１设计输入

设诗雅灭包揍镬爱ＨＤＬ语言、滚态强蠢骧溅图等三耱赣入方式。冀孛，虢

ＨＤＬ语言作为设计输入的方式是现今ＶＬＳＩ（超大规模集成电路）设计的良好形

式，黢ＩＥＥＥ标准中定义煞ＶＨＤＬ与Ｖｅｒｉｌｏｇ

ＨＤＬ嚣秘形式努，瀵毒套鑫ＦＰＧＡ

厂家推出的专用语言，如Ｑｕａｒｔｕｓ“Ｆ的ＡＨＤＬ等。ＨＤＬ语亩在描述状态机、控制

逻辑、总线功§ｌ方覆较强，使其搂述瓣邀黢憝在特定综合器（努Ｓｙｎｐｌｉｅｉｔｙ公司

的Ｓｙｎｐｌｉｆｙ

Ｐｒｏ）作用下以具体硬件单元较好地实现；而原理图输入则在顶层设

诗、数据邋路逻转、手工竣饯佳彀路等方藤具有豳影化强、萃元节捡、功麓明磷

等特点。常用方式是以ＨＤＬ语吉为主，原理图为辅，进行混合设计以发挥二者

各魁降色。露状态图输入往往是对上述二卷提供～个直观鲍参考

２．２．２功能仿真

仿真是指使用仿真软件来模拟实际物理环境下的工作情况，它分为功能仿

寞、门级仿真和时序仿真三大部分。其中，功能傍囊是擐投对逻辍珐戆进行测试

模拟，以了解其实现的功能否满足原设计的要求，仿真过程没有加入时序信息，

不渗及具体器件的硬传特性，如延时特性等。

２．２．３设计综合

设计综合就魑指使用综合工热，根据芯片制造商提供的基本电路单元库，

将魄路的ＲＴＬ级撼述转换为门级瓣表的过程。在完成设诗竣入并竣嚣约隶匿，霹

可开始对设计进行综合与优化。其中对设计的约束在整个综合过穰中的作用至关

重要，可以说是关蓉到整个ＦＰＧＡ实现成功与否的关键。瞧路的约寒条传艇摄速

度、功耗、成本及电路类型等，综合的过稷就是香：这些约柬条件下，通过计算机

进行优化处理，获得一个熊实现匿标功能的电路设计方案。也就是谠，综合的对

象蹩ＨＤＬ文件（或相应文件等），综合的依据怒逻辑设计的描述和各种约束条

件，综合的结果则是一个硬件电路的实现方案，该方寨必须同对满足预期的功能

和约束条件。对于综合来说，满足疆求的方案可能有多个，综合器将产生～个最

优的或接邋最优的结果。因此，综合的过稷也就是设计匿标的优他过程，嫒后获

得的结构与综合器的工作髓能有关。综合究成后可以输出报告文件，列出综合状

态与综合结果，如资源使用情况、综合后艨次信息撼。

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２．２．４设计实现

设计实现可理解为藕麓实现工其把逻辑关系袄射裂秘标器件缩褐静资源

·扎决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，

著产生穗瘦文件（魏鼯置文襻与裙关摄告）戆激系翻遥程。逶常可分为热下凡夺

步骤。

≯转换；将多个凌谤文薛递行转换著合并羁～令设诗蓐文俘中。

≯映射：将网震中逻辑门映射成物理元素，即把逻辑设计分割列构成河编

程遴舞薄捌瘗懿霹酝萋逻罄浃与输入赣塞及其它资源中熬过程。

≯布局与布线：布局怒指从腆射取出定义的逻辑和输入输出块，并把它们

分熬到ＦＰＧＡ内部瓣穆理搜霍，逶鬻蓥于菜瓣先进浆葵法，翔最小分裁、

模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件

饺嬲蠢线资源选择爨经试蛰宠成疑蠢戆逻辑连接。瓣最毅懿浚诗实瑷工

具魑时序驱动的，即在器件的布局布线期间对整个倍号通道执行时序分

板，因此霹跌使用约柬条搏操佟毒线软俸，宠成设谤褒定黪性§２要求。

在布局布线过程中，可同时提取时序信息形成报靠。

》时黟提取：产生一反标文传，供给艨续的时穿傍真使爆。

》配鬣：产生ＦＰＧＡ敞置时的需要的ｋＢ特流文件。

在实现工具支持增量设计的情况下，可戳让它熏复多次商线，最每次夺线

利用上一次布线信息以使布线更优或达到设计目标。翳外，戳实现过程中应设置

默认配置的下载形式，能够进行正常的比特滤下载。

２．２．５时序分析与仿真

在设计察现过程中，在映射后需要对～个设计的实际功能块的延时和估计

鲍镬线延时进幸亍时序分据；鹾在布局布线后，也要对实际布局布线的功能块延畦

和实际布线延时进行ＳＴＡ（静态时序分析）。从某种慧义来讲，ＳＴＡ可以说怒整

个ＦＰＧＡ设计中最重簧的步骤，它允许设计者谗尽地分析所鸯关键路镪并得堪一

个有鼷次的报告，而鼠报告中含有其它调试信息，比如每个网络节点的扇出域容

性负载等。静态时序分析器可以用来梭查设计的逻辑和时序，以便计算各通中性

能，识别可靠酌踪迹，检测建立和保持时间的靛合等。与综合过程相似，静态时

序分析电是一个重复的过程，它与布局布线步骤紧密棚连，这个操作通常要进｛子

多次蕊列时序约束樗翻满足。在综合与时序仿粪过程中交互使翔ＳＴＡ工其进行时

舂

第二章ＦＰＧＡ设计简介

序分析，满足设计要求后即可迸行ＦＰＧＡ芯片投片前的最终物理骏证。

２，２．６下载验涯

下载是在功能仿真与时序傍粪正确的前提下，将综合后形成的比特流下载

到矮体的ＦＰＧＡ芯片中，识明芯片鼯置。ＦＰＧＡ设计有两种配置澎式：直接由计

算机经过专用下载瞧缆进行配置；由外围熙景芯片在上电时自动懿器。艮ＦＰＧＡ

掉电时，其中盼信息会丢必，茵戴可在验证初期使用电缆溉接下载位流，如有必

要褥将其烧录到芯片中。由于ＦＰＧＡ大多支持ＩＥＥＥ的ＪＴＡＧ标准，所以使用芯

片ｔ静ＪＴＡＧ口是常用下载方式。

将比特流文件下载到ＦＰＧＡ器件内部后进行实际器件的物理测试即为电路

验证，当得弱正确豹验证结采后裁证聪了设计魏正确往。电路验谈对ＦＰＧＡ授片

生产具有较大意义。

２．３ＦＰＧＡ设计的阶段

总体上来将，ＦＰＧＡ设计分为了三大阶段：前端设计、后端设计和设计验证

【３ｌ。

前端设计包括了从设计规范开始，慧到门级网表的实现的全过程。前端设

诗将完戏扶蕊冀．逻辑部分瓣概念铯设诗瑟蕊冀逻餐门级表暴的工髂，其中凝念纯

设计由下列任务组成，系统级设计和分析、寄存器传输级（ＲＴＬ）设计和分析、逻辑

综合秘优化。蓠蠛设诗霹ｇ￡也包含一些乎甏毒蜀熬设计，它对芯片躲物理实现之

前的设计验证有所帮助。

后端设计描述了熟翅饺设计结构在蕊冀上物理实理，关键楚芯片豹蘧表核

和库单元的布局和布线。在物理设计期间，布局和布线工疑比影响芯片时序的互

连寄生效成躲翦端王具有受翔精确的功能，这秘ｅ％力使得农局布线二［具在宠戏设

计优化的同时，也能定义芯片的物理布局。布局布线工具能够帮助设计者应付各

秽设汁约募，比如遮度、功耗、磋片垂积。爱端设计还必须使用熊够糖确反映硅

片特性的器件和连线模型，这就需臻与正在对那种特定芯片进行工艺处理的制造

商保持密切的联系。

设计验证是程芯片设计期间凝耗费时间的工作。验证将保证芯片满足功能、

时廖、功率ｊ｝Ⅱ其他搬标的簧求。验诞占用了整个设计时间的大约７０％，因为它必

须在所有的设计层灏上进行，包括系统级、ＲＴＬ缎、逻辑门级和物理级，后面的

电子科技大学硕士论文

验证还会涉及至Ⅱ选择器件和互连寄生效应的阊题。

８

第三章软件环境和ＶｅｒｉｌｏｇＨＤＬ简介

第三章软件环境和Ｖｅｒｉｌｏｇ

ＨＤＬ简介

３．１软件环境

在本课题的设计中主要使用了三种软件工具：ＭＡＴＬＡＢ

６．５、ＭｏｄｅｌＳｉｍＳＥ

５．８ｄ和１ＳＥ６＇３。下面对这三种软件作一个简单的介绍。

３．１．１Ｍａｔｈｗｏｒｋｓ的ＭＡＴＬＡＢ６．５

ＭＡＴＬＡＢ产品家族是ＭａｔｈＷｏｒｋｓ公司开发的用于概念设计，算法开发，建模

仿真，实时实现的集成环境。由于其完整的专业体系和先进的设计开发思路，使得

ＭＡＴＬＡＢ在多种领域都有广阔的应用空间，特别是在ＭＡＴＬＡＢ的主要应用方

向一科学计算、建模仿真以及信息工程系统的设计开发上已经成为行业内的首

选设计工具，全球现有上千万的使用者ｆ４】。图３－ｔ显示了ＭＡＴＬＡＢ的基本窗口。

图３．１ＭＡＴＬＡＢ基本窗口

９

电子科技大学硕士论文

３．１．１．１ＭＡＴＬＡＢ的功能简介

在ＭＡＴＬＡＢ产品家族中，ＭＡＴＬＡＢ工具箱是整个体系的基座，它是一个

语言编程型（Ｍ语言）开发平台，提供了体系中其他工具所需要的集成环境（比

如Ｍ语言的解释器）。同时由于ＭＡＴＬＡＢ对矩阵和线性代数的支持使得工具箱

本身也具有强大的数学计算能力。ＭＡＴＬＡＢ产品体系的演化历程中最重要的一个

体系变更是引入了ＳＩＭＵＬＩＮＫ，用来对动态系统建模仿真。其框图化的设计方式

和良好的交互性，对工程人员本身计算机操作与编程的熟练程度的要求降到了最

低，工程人员可以把更多的精力放到理论和技术的创新上去。

针对控制逻辑的开发，协议栈的仿真等要求，ＭａｔｈＷｏｒｋｓ公司在ＳＩＭＵＬＩＮＫ

平台上还提供了用于描述复杂事件驱动系统的逻辑行为的建模仿真工具一

Ｓｔａｔｅｆｌｏｗ，通过Ｓｔａｔｅｆｌｏｗ，用户可以用图形化的方式描述事件驱动系统的逻辑行

为，并无缝的结合到ＳＩＭＵＬＩＮＫ的动态系统仿真中。图３—２展示了ＭＡＴＬＡＢ软

件包的层次结构。

图３－２ＭＡⅡＡＢ层次结构

在ＭＡＴＬＡＢ／ｓＩＭｕＬＩＮＫ基本环境之上，ＭａｔｈＷｏｒｋｓ公司为用户提供了丰富

的扩展资源，这就是大量的Ｔｏｏｌｂｏｘ和Ｂｌｏｃｋｓｅｔ。从１９８５年推出第一个版本以后

的近二十年发展过程中，ＭＡＴＬＡＢ已经从单纯的Ｆｏｒｔｒａｎ数学函数库演变为多学

科，多领域的函数包，模块库的提供者。

此外，ＭＡＴＬＡＢ集成开发环境中还加入了连接工程实现的桥梁一实时代

码生成工具Ｒｅａｌ－Ｔｉｍｅ

Ｗｏｒｋｓｈｏｐ（ＲＴＷ）。

ＲＴＷ使用户可以直接将

ＳＩＭＵＬＩＮＫ框图模型转化为实时标准Ｃ代码，进而为快速原型系统、半物理仿

真系统或者产品提供设计输入。

第三章软件环境和ＶｅｒｉｌｏｇＨＤＬ简介

３，１．１．２ＭＡＴＬＡＢ的交互仿真环境ＳＩＭＵＬＩＮＫ

ＳＩＭＵＬＩＮＫ是一个进行动态系统建模、仿真和综合分析的集成软件包，它

可以处理的系统包括线性系统、非线性系统；离散、连续和混合系统；单任务和

多任务离散事件系统【５】。

在ＭＡＴＬＡＢ６．５版本中，可以直接在ＳＩＭＵＬＩＮＫ环境中运作的工具包很多，

涵盖了通信、控制、信号处理、ＤＳＰ、电力系统等诸多领域，所涉及的内容专业

性极强。在ＳＩＭＵＬＩＮＫ提供的图形界面中，通过很简单的操作就可以构建出复杂

的仿真模型。从建模角度来说，这既适合ｔｏｐ

ｄｏｗｎ的设计流程，也适用于ｂｏｔｔｏｍ

ｕｐ概念的逆程设计。从分析研究的角度来说，这种Ｓ１ＭＵＬｌＮＫ模型建立方式，

不仅使用户能够知道具体环节的动态细节，也能够让用户理解各个器件、子系统、

系统问的信息交互，掌握各个部分之间的相互影响。

在使用ＳＩＭＵＬＩＮＫ送行建模时，各种主要的模块都可以在“ＳＩＭＵＬＩＮＫ库

浏览器”中找到，不必自己构建。同时，ＳＩＭＵＬＩＮＫ也允许用户自建模块库，增

强了易用性。

３．１．１．３ＳＩＭＵＬＩＮＫ的控制逻辑建模工具Ｓｔａｔｅｆｌｏｗ

Ｓｔａｔｅｆｌｏｗ是在ＳＩＭＵＬＩＮＫ库中用于描述复杂事件驱动系统的逻辑行为的建

模仿真工具。通过Ｓｔａｔｅｆｌｏｗ，可以用图形能∞方式描述事件驱动系统的逻辑行为，

并无缝的结合到ＳＩＭＵＬＩＮＫ的动态系统仿真中嘲。它的操作界面如下：

图３－３Ｓｔａｔｅｆｌｏｗ操作界面

有了Ｓｔａｔｅｆｌｏｗ，可以很方便的对控制逻辑进行建模。建模是以状态图形式

表现出来，非常直观、简练。在实际系统建模时，状态图是当作ＳＩＭＵＬＩＮＫ模块

电子科技大学硕士论文

来进行处理的。Ｓｔａｔｅｆｌｏｗ允许自定义该状态图的输入、输出和驱动事件来描述具

体的逻辑行为。值得注意的是，在Ｓｔａｔｅｆｌｏｗ中的转移线并不是仅仅代表状态的转

移关系，还具有驱动事件、条件判断和转移操作等多种属性。之所以在这里对

Ｓｔａｔｅｆｌｏｗ进行单独的介绍，主要是由于课题的主要工作内容是和Ｓｔａｔｅｆｌｏｗ相关

的。

３．１．２Ｘｉｌｉｎｘ的ＩＳＥ６．３

ＩＳＥ是Ｘｉｌｉｎｘ公司的ＦＰＧＡ／ＣＰＬＤ集成开发平台。在ＩＳＥ中，可以完成从设

计输入一功能仿真一设计综合一设计实现一配置下载等一系列流程‘７１。在ＩＳＥ中，

内嵌了多种工具以实现各个阶段的设计，下面对课题设计中使用的工具作一‘个简

单的介绍。

图３－４ＩＳＥ基本操作界面

在设计输入阶段

》项目测览嚣：项目浏览器给用户提供了一个窗口，显示项目层次和设计

步骤，以及与上下文密切相关的ＨＤＬ编辑器。

≯ＨＤＬ编辑器ｔＩＳＥ提供了一个功能强大的，语言敏感的ＨＤＬ编辑器。

它具有如下特点：用不同的颜色表示不同的内容，语言模板等等，无论

设计是用ＶＨＤＬ还是Ｖｅｒｉｌｏｇ，ＨＤＬ编辑器都是一个很方便的代码编辑

第三章软件环境和ＶｅｒｌｌｏｇＨＤＬ简介

器。因为它是一个设计入门工具，与ＩＳＥ设计环境紧密的熬合在一起，

ＨＤＬ编辑器使设计考在更短的时闽内，完成更高威量的设计；

在仿真阶段

≯约束编辑嚣ｔ约束编辑器是一个隧形他的用户界巅，它无懿学习，记忆，

手动输入复杂的语句，以及需要原理名称等。约束编辑器评估设计，并

将锫种原理分类为不同的缎，用于创建约束。当用户针对每个类型的约

束填写一个对话框躐是电予表革焉，ＵＣＦ语句也就自动生成了。

在设计综合阶段

≯综会嚣ＸＳＴ＝ＸＳＴ是嗣采彳弋替第三方ＲＴＬ综合二ｌ：其（瓤：Ｓｙｎｐｌｉｃｉｔｙ

的ＳｙｎｐｌｉｆｙＰｒｏ和Ｓｙｎｏｐｓｙｓ的ＤｅｓｉｇｎＣｏｍｐｉｌｅｒ等）。ＸＳＴ具有寄存平

簧融力，懿这封所鬻酌结巢。舅癸，ＸＳＴ支持先进豹增量设计和穰块让

设计方法。Ｘｉｌｉｎｘ聚用ＸＳＴ作为诸多创新性优化理念的验证平台，这

些壤念被Ｘｉｌｉｎｘ工程频溺黻改善器释鹃ＨＤＬ设嚣浚程。

对于仅仅是用来做功能验证平台来说，ＩＳＥ所提供的集成环境已经足够，因

为我们浆妥懿羧是番整菇懿Ｖｅｒｉｌｏｇ文档是季楚霉戳综会翁。勇鳋，蠡＝ｌ予嚣爱对

生成的Ｖｅｒｉｌｏｇ文档进行功能仿真，还需器仿真软件，这里选用的是Ｍｏｄｅｌ

Ｔｅｃｈｎｏｌｏｇｙ豹ＭｏｄｅｔＳｉｍ。

３．１。３Ｍｏｄｅｌ

Ｔｅｃｈｎｏｌｏｇｙ的ＭｏｄｅｌＳｉｍＳＥＰｌｕｓ５．８ｄ

ＭｏｄｅｌＳｉｍ是业界优秀的ＨＤＬ谮言仿真器之一，它提供了友好的调试环境，

是难一懿擎逡挟支持ＶＨＤＬ器Ｖｅｒｉｌｏｇ漫会铸嶷豹贫嶷器。终为ＦＰＧＡ／ＡＳＩＣ浚诗

的ＲＴＬ级和门级电路仿真的酋选之一，它采用直接优化的编译技术、Ｔｃｌ／Ｔｋ技术、

翻挚一匿竣臻囊技本，编译镑奏速度浃，并盛垒瑟支掩ＶＨＤＬ帮Ｖｅｒｉｔｏｇ语富弱

ＩＥＥＥ标准，支持ＳｙｓｔｅｍＣ的调用和调试嘲。下面是ＭｏｄｅｌＳｉｍ的主窗口

电子科技大学硕士论文

圈３－５

ＭｏｄｅｌＳｉｒａ操作群霹

ＭｏｄｅｌＳｉｍ酌主要特点有：

》赢接编译絮擒，掇供爱抉速豹缡译戆力鸯疆夫豹镑囊葫麓；

＞提供了对ＶＨＤＬ和Ｖｅｒｉｌｏｇ的完美支持：

》攀孩一§携囊技本，霹鞋完戏ＶＨＤＬ移Ｖｅｒｉｌｏｇ静浚合疆愆；

》熙简单的代码可移植性和库文件维护能力，不受机器或仿真软件版本的

影豌。

在使用的时候，ＭｏｄｅｌＳｉｍ既霹以单独馒恩，也可以在ＩＳＥ中对其进行调用。

为了方便使用，一般是在ＩＳＥ中对熊进行调用。

３．２

Ｖｅｒｉｌｏｇ

ＨＤＬ简介

警裁，ＶＬＳＩ设诗通常采孺ＨＤＬ语富遽嚣竣诗。它怒戳一罩牵赢缓语畜为基

础，再加上一些特殊的约定而产生的。其目的是为了实现ＲＴＬ级仿真，用以验证

没诗瓣正确程，嚣不必豫袁传统静筝王设诗＝ｌ篷程中那样，繇须等到完畿稃飘磊彳４

能谶行实测和调试。Ｖｅｒｉｌｏｇ

ＨＤＬ就是在Ｃ语言基础上发展起来的一种硬件描述

语蠢，继承了Ｃ谮言靛大多数语法结梅，矮于攀攥移使鼹。阉孵，它逛楚ＩＥＥＥ

的标准之一，有兴趣的读者可以自行参阅ＩＥＥＥ一１３６４。鉴于篇幅的关系，猩此并

不对其俸淫法遴行谖疆，只是对ＶｅｒｉｌｏｇＨＤＬ逡毒亍壤要牲酌翕绍ｆ９ｌ。

第三章软件环境和ＶｅｒｉｔｏｇＨＤＬ简介

３．２，１

Ｖｅｒｉｌｏｇ

ＨＤＬ憋特点

≯ＶｅｒｉｌｏｇＨＤＬ提供了强大的建模能力，可以实现从行为级、门级到开关

缀觞多种抽象｛燹计层次酌数字系统建模；

≯Ｖｅｆｉｌｏｇ

ＨＤＬ燕在Ｃ语言基础上发展越来的一种硬件描述语言，继承

了Ｃ语富鹣夫多数谱法绪梅，便子掌掇和使用｛

》与ｙＨＤＬ相比，ＶｅｒｉｌｏｇＨＤＬ的编程风格更加简洁明了；

≯在ＡＳＩＣ设诗镶城，Ｖｅｒｉｌｏｇ

ＨＤＬ簿鬻了ｊ｝常广泛静应餍。

３．２。２Ｖｅｒｉ！ｏｇ的模块描述方式

Ｖｅｒｉｌｏｇ模块代表硬｛牛上的逻辑实体，其范围可以可以从简单的门到燕个电

路曩统，铡姬诗数器、存储乎系统箨激怒戆翥零等等。模块谶欲禳撼所采霜的不同

描述方式分为三类；行为捕述、数据流描述和结构播述。下面分别介绍模块的这

死释捂述方式。

３．２．２。１行为描避方式

行为描述是一种高级语言使用的方法。Ｖｅｒｉｌｏｇ中的行为描述方式和软件编

程港言的擞述方式炎似，具有很强灼通用矬和有效性。行为描述是通过行为语句

来辩现的，可以使用ｉｎｉｔｉａｌ藏ａｌｗａｙｓ语句米实现。

３，２。２，２数摄漉攘述方式

数据流描述变耍用来描述组岱功能，具体由ａｓｓｉｇｎ逑续赋值谱句来实现。

Ａｓｓｉｇｎ连续黻僮语匈胃驭分麓显式涟续襞德语句彝狳式述续斌毽｛器弼嚣秘炎羹。

≯照式连续赋值语句：显式涟续赋值语句需鹱在赋德前对连线型变懿进行

声缓，瞧藏是由溪拿部分橡残—焚声明、嚣襞篷。

》隐式连续赋值语匍：隐式连续赋慎语句把涟线型变量的声明和赋德语旬

缝合在一条语句内，辩在声襞豹壤瓣透露斌蘧。

３．２．２．３结构描述方式

结梅撤述方式怒通过菇倒进行描述的方法。它将Ｖｅｒｉｌｏｇ中预定义融蒸本元件

实例嵌入到语句中，监控实例的输入，一旦其中任何一个发生变化，边重觏运算

并输崮。可戳使蘑驹预定义嚣俘包话ｔ

≯用户自定义模块；

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≯用户自定义元件（ＵＤＰ）；

≯内置门级元件；

≯内置开关级元件。

各种描述方式定义的模块对于调用他们的高层模块来说是没有什么区别的，

也就是说，采用的描述方式对高层模块不产生任何影响。但是，对于本地模块，

他们在使用上是有所区别的。数据流方式也可以认为是ＲＴＬ描述，它是肯定可以

综合的，需要综合的模块易采用该方式进行描述；行为描述不涉及到具体的电路

结构实现，易于理解，只进行功能验证的模块可以采用该方式进行描述：结构描

述是基于元件例化语句或生成语句的应用，仿真过程中佼用该描述方式，更容易

实现对关键信号的检测。

３．２．３用Ｖｅｒｉｌｏｇ

ＨＤＬ语言来搪述有限靛惑机

课题的大部分工作是将ＳＩＭＵＬＩＮＫ中用Ｓｔａｔｅｆｌｏｗ描述的有限状态机转换为

ＲＴＬ描述，转换后的描述语言选择的是Ｖｅｒｉｌｏｇ

ＨＤＬ。这星就什么是有限状态机，

以及如用Ｖｅｆｉｌｏｇ

ＨＤＬ语言来描述进行筒单的简单说吲ｍ】。

３．２．３．１有Ｆ艮状态机的基本概念和分类

简单来说，ＦＳＭ（ＦｉｎｉｔｅＳｔａｔｅＭａｃｈｉｎｅ，有限状态机）由有限个状态和相互之

间的转移构成的一个系统，在任何时刻系统总是处于一个特定的状态。当收到一

个输人事件时，状态机将执行相应的操作并产生一个输出，同时伴随着状态的转

移。系统的状态概括了对过去输人处理状况豹全部信息，系统只需要根据当前所

处的状态和面临的输人就可以决定系统韵行为。每当系统处理了当前的输人后，

系统的内部状态也将发生变化。

在数字电路中，ＦＳＭ是时序电路的通用模型，任何时序电路都可以表示为有

限状态机。有限状态机通常分为两大类：Ｍｏｏｒｅ型和Ｍｅａｌｙ型。下一状态只由当

前状态决定的有限状态机称为Ｍｏｏｒｅ型有限状态机；下一状态不但与当前状态有

关，而且与当前输入有关的有限状态机称为Ｍｅａｌｙ型有限状态机。可以看出，Ｍｏｏｒｅ

型有限状态机是Ｍｅａｌｙ型的特例。

３．２．３．２用Ｖｅｒｉｌｏｇ

ＨＤＬ来描述有限状态机

在数字电路设计中，ＦｓＭ在本质上来讲是由寄存器和组合逻辑电路构成的时

序电路，各个状态之间的转移总是在时钟的出发下进行的。在Ｖｅｒｉｌｏｇ

ＨＤＬ语言

第三章软件环境和ＶｅｒｌＩｏｇＨＤＬ简介

中，通常可以使用带有ａｌｗａｙｓ语句的ｃａｓｅ语句来建模，状态信息存储在寄存器中，

ｃａｓｅ语句的多个分支包含了各个状态的行为。在Ｖｅｒｉｌｏｇ

ＨＤＬ中，一个简单的

Ｍｏｏｒｅ型有限状态机可以如下描述：

ｍｏｄｕｌｅ

ｓｔａｔｎｕａｃｈ（ｃｌｋ，ｉｎ，ｒｅｓｅｔ，ｏｕｔ）；

ｉｎｐｕｔ

ｅｌｋ，ｉｎ，ｒｅｓｅｔ；

ｏｕｔｐｕｔｏｕｔ；

ｒｅｇｏｕｔ；

ｒｅｇｃｕｒ＿ｓｔａｔｅ，ｎｅｘｔ．＿ｓｔａｔｅ；

ｐａｒａｍｅｔｅｒ

ｓ０２０，ｓｌ

２

１；

ａｌｗａｙｓ＠（ｃｕｒ

ｓｔａｔｅ）

ｂｅｇｍ

ｅａｓｅ（ｃｕｒｓｔａｔｅ）

ｓＯ：

ｏｕｔ＝０：

ｉｆ（ｉｎ）

ｎｅｘｔ

ｓｔａｔｅ＝ｓＯ；

ｅｌｓｅ

ｎｅｘｔ＿ｓｔａｔｅ。ｓｌ；

ｓｌ：

ｏｕｔ＝１；

ｎｅｘｔｓｔａｔｅ＝ｓＯ；

ｄｅｆａｕｌｔ：

ｏｕｔ＝０：

ｎｅｘｔ＿ｓｔａｔｅ

２ｓＯ；

ｅｎｄｃａｓｅ

ｅｎｄ

ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ

ｅｔｋ）

ｂｅｇｉｎ

ｉｆ（ｒｅｓｅｔ）

ｎｅｘｔ＿ｓｔａｔｅ

２

ｓＯ；

ｅｌｓｅ

ｎｅｘｔ＿ｓｔａｔｅ

２

ｃｕｒ＿ｓｔａｔｅ；

ｅｎｄ

ｅｎｄｍｏｄｕｌｅ

可以看到，该模块的描述可以分成四个部分：

≯端口声明和定义部分；

》寄存器设定部分；

＞状态机结构描述部分：即第一个ａｌｗａｙｓ语句，它用来描述当前状态下需

要执行的操作；

》状态转移部分：即第二个ａｌｗａｙｓ语句，它用来描述状态的转移。

在上面的描述中，第一个ａｌｗａｙｓ语句的敏感量并没有包含输入变量ｉｎ，所以

它描述的是一个Ｍｏｏｒｅ型状态机，如果在第一个ａｌｗａｙｓ语句中包含了输入变量ｉｎ，

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鄂么它撵述爨就是～令Ｍｅａｌｙ壅竣态辊。魏下：

ｍｏｄｕｌｅｓｔａｔｍａｃｈｏｌｋ，ｉｎ，ｒｅｓｅｔ，ｏｕｔ）；

ｉｎｐｕｔ

ｅｌｋｉｎ．ｒｅｓｅｔ：

ｏｕｔｐｕｔｏｕｔ；

ｒｅｇｏｕｔ；

ｒｅｇｃｕｒ＿ｓｔａｔｅ，ｎｅｘｔ＿ｓｔａｔｅ；

ｐａｒａｍｅｔｅｒ

ｓＯ。筑ｓｔ＝１

ａｌｗａｙｓ＠（ｃｕｒｓｔａｔｅｏｒｉｎ）

ｂｅｇｉｎ

ｃａｓｅ（ｅｕｒ＿ｓｔｍｅ）

ｓＯ：

０ｕｔ懋Ｏ：

ｉｆ（ｉｎ）

ｎｅＸｔｓｔａｔｅ＝ｓＯ；

ｅｌｓｅ

ｎｅｘｔｓｔａｔｅ＝ｓｌ：

ｓｌ：

０ｕｔ鞘１：

ｎｅｘｔｓｔａｔｅ＝ｓｏ：

ｄｅｆａｕｌｔ：

ｏｕｔ糕０：

ｎｅｘｔｓｔａｔｅ＝ｓＯ；

ｅｎｄｃａｓｅ

ｅｎｄ

ａｌｗａｙｓ＠＠ｏｓｅｄｇｅｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｒｅｓｅｔ）

ｎｅｘｔ＿ｓｔａｔｅ＝ｓＯ；

ｅｌｓｅ

ｎｅｘｔ＿ｓｔａｔｅ

２ｃｕｒｓｔａｔｅ；

ｅｎｄ

ｅｎｄｍｏｄｕｌｅ

上面的模块描述可以看作是一个标准的状态机结构，转换工具ｓｔ２ｖｌｏｇ生成的

Ｖｅｒｉｌｏｇ文档就是大体上按照这样的结构组成的。至于不同点，在第五章中蠢比较

详细的说明。

第四章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｒｍ设计的基本思路和方案

第四章ｓｆ２ｖｌｏｇ鞠ａｌｌ～ｃｏｒｍ设计的基本思路和方案

数字递辑设计按照模浃功能可以分兔簸基本豹三个部分：控制逻辑、存德

单元和数据通道。当前，ＳＩＭＵＬｌＮＫ仿真环境在系统嬉模和仿真中得到了广泛的

霞蠲，蘧之蹬溪了谗多赞黠ＳｔＭＵＬｌＮＫ攘型进行分氍髑实瑷瓣辘韵设计工翼，这

些辅助设计工具能够将ＳＩＭＵＬＩＮＫ中的概念模型转换为具体的物理实现。目前，

辕秘设｛｝王爨主要是针对数舔逶道静处理瑟器发熬，蒺戳亵浚鞠课题瓣基本愿鬻

之前，简要介绍一下键者了解到的数据通道处理工具。

４．１数据通道处理工具介绍

４．１．１Ｘｉｌｉｎｘ的ＳｙｓｔｅｍＧｅｎｅｒａｔｏｒ

Ｓｙｓｔｅｍ

Ｇｅｎｅｒａｔｏｒ

ｆｏｒＤＳＰ蹩Ｘｉｌｉｎｘ公司开发懿蒸予Ｍａｔｌａｂ豹ＤＳＰ开发工其

同时也是一个基于ＦＰＧＡ的信号处理建模＿和设计工县。它是ＳＩＭＵＬＩＮＫ中一个

蘩予ＦＰＧＡ瓣信号筑疆建模翻设计王爨。该王其霹戳将一令ＤＳＰ系统表示鸯一令

高度抽象的模块，并自动将系统映射为～个基于ＦＰＧＡ的硬件方案【ｌ”。重要的是，

Ｓｙｓｔｅｍ

ＧｅｎｅｒａｔｏｒｆｏｒＤＳＰ实蕊这些珐筢著没蠢泽繇磷磐缝裁。

传统的ＤＳＰ系统开发人员在设计一个ＤＳＰ系统时，一般先研究算法，褥使

躅Ｍａｔｌａｂ或Ｃ语言验证算法，簸爱电硬终工程，零在ＦＰＧＡ或ＤＳＰ上褰蘧著验谨。

典型的ＤＳＰ系统设计流程如下：

Ａ＋弱数学聂富攥述算法。

Ｂ．设计环境中使用双精度数实现算法。

Ｃ．将双精度遮冀变为定点运嚣。

Ｄ．将设计转换为有效的硬件实现。

使用ＳｙｓｔｅｍＧｅｎｅｒａｔｏｒ

ｆｏｒＤＳＰ可以麓饿这一过程。设诗人员营先在Ｍａｔｌ如

中对系统进行建模和算法验证，经过仿真后便可以直接将系统映射为基于ＦＰＧＡ

的底鼷硬｛牛实现方案。可用ＳＩＭＵＬＩＮＫ提供的图形他环境对系统进行建模。

Ｓｙｓｔｅｍ

ＧｅｎｅｒａｔｏｒｆｏｒＤＳＰ包括被称为ＸｉｌｉｎｘＢｌｏｃｋＳｅｔ的ＳＩＭＵＬＩＮＫ霹和模型剿硬

件实现的转换软件，可以将ＳＩＭＵＬＩＮＫ中定义的系统参数映射必硬件实现中的实

体、缩鞫、端嗣、信号和属性。另井，ＳｙｓｔｅｍＧｅｎｅｒａｔｏｒ可以自渤生成ＦＰＧＡ综合、

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仿真和实现工具所需的命令文件，因此用户可以在图形化环境中完成系统模烈的

硬静开发。

４．１．２Ｓｙｎｏｐｓｙｓ的ＭｏｄｕｌｅＣｏｍｐｉｌｅｒ

鉴于数据通遵变得越来越复袋秘无规则，传统的布揭方式对于数据通道的

缓诗已经举疹为鼹，霉热上手工设谤灌辇圭在短翳逡捩定最好鹃絮搦并翻建合瀵戆

数据通ｊ趋电路，需要一个强大的工嶷采缓解这一矛盾。

Ｍｏｄｕｌｅ

Ｃｏｍｐｉｌｅｒ是专门针对复杂、离性鼹数攘遗遵（Ｄａｔａｐａｔｈ）电路设计的综

合工具，霹戳进雩亍秘凌戆数撵臻强综合莠使设诗淡撰筵纯，谈竣诗卷笺够在菲鬻

短的时阕癌创造出灏性能的逛路。翁瘸的参数俄语富帮快速的综合弓ｌ擎可黻诖设

计者快速的进行结构分析和调整【ｌ”。Ｍｏｄｕｌｅ

Ｃｏｍｐｉｌｅｒ创造出的设计可以方便的在

不羁静王艺中实现，嗣蹲绦谨数攥懑骆豹蓠速接貔帮最，ｊ、戆嚣积。

Ｍｏｄｕｌｅ

Ｃｏｍｐｉｌｅｒ使用ＭＣ谣寄寒摅述数瓣逶遴，哥黻纛续综会秀後像遂憨

门级电路以配合芯片的其它组件协ｆ馥Ｚ作。同时，它还提供了许多先进功能以提

高设计效率，如延迟铃理和自动篱线嵌入等。

瓷浚蹬方嚣，Ｍｏｄｕｌｅ

Ｃｏｍｐｉｌｅｒ熏或～个骥表鞫一拿移凳攒逮文糕（注：该

文楼可｜奠稻Ｖｅｒｉｌｏｇ

ＨＤＬ或ＶＨＤＬ进行籀遮）。渤熊验证串爵醴使耀它生成的这

个描述文档；对于劂液，Ｍｏｄｕｌｅ

Ｃｏｍｐｉｌｅｒ可以生成备种格式的网表，包括Ｖｅｒｉｌｏｇ、

ＶＨＤＬ、ＥＤＩＦ或翥怒Ｓｙｎｏｐｓｙｓ的数据库格式（．的）。

４。１．３

ＳｙｓｔｅｍＣ

ＳｙｓｔｅｍＣ是一秘纂于ｃ＋＋的谬黉，它已经遂灏羧许多设讨－者用来对ＳｏＣ抟

系臻魏逶嚣建攘教邀行缍系性魏戆分辑及软疆搏联念没诗【ｌ引。ＳｙｓｔｅｍＣ瓣～个重

要特性怒它支持系统设计各个层次的模型抽象，包括算法屡次的模型、无时间信

息的功能模型、含时间信息的功熊模型、业务缀模型、行为级模型、寄存器传输

缓搂型镣。这撵在系统开发兹各令浚羧，不燕熬设计开发臻酞越戳逡弱嗣一个设

计谮言，使用基予丽一种设计语京攒述斡设计平螽。

ＳｙｓｔｅｍＣ是建立Ｃ＋十基础上的开放的系统缓设计语言。窳际上ＳｙｓｔｅｍＣ由

一系搠用来邋行系统攒逑的Ｃ＋＋类构成，并包禽了一个用柬对系统行为进行模拟

豹傍真核。ＳｙｓｔｅｍＣ语言靛发溪大致经历了两个大静除疑：ＳｙｓｔｅｍＣｌ．０器

ＳｙｓｔｅｍＣ２．０。ＳｙｓｔｅｍＣ１．０可以用来避｝行硬件攒述。ＳｙｓｔｅｍＣ２．０的推出使ＳｙｓｔｅｍＣ

籀四章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｒｍ设计的綦本思路和方案

戏为真正豹系统缀设计语言，箍够用来对ＳｏＣ体系结构进行更加自然和有效的描

述。这样就使ＳｙｓｔｅｍＣ语畜涵盖了从系统概念直到实现的钟对系统软、硬件建模

静麓力。

ＳｙｓｔｅｍＣ的以下主要特点使熬能够支持ＲＴＬ戚行为级的硬件描述：

》数据类羹标准Ｃ，ｃ＋＋语言不提供可以用来迸彳亍硬件设计所需要的数据

类型。Ｓｙ８ｔｅｍＣ语言支持所有的Ｃ，Ｃ＋＋数据类型，同时ＳｙｓｔｅｍＣ所定义

鹃菠下数舞类鳌可鞭震采进行定点或硬捧设计和播述：ｓ。班ｔ，ｓｃ

ｌｏｇｉｃ，

ｓｄｎｔ，ｓｃ＿．ｕｉｎｔ，ｓｃ＿ｂｉｇｉｎｔ，ｓｃ＿ｂｉｇｕｉｎｔ，ｓ％ＩＫｓｃｊｖ，ｓｏ＿ｆｉｘｅｄ，ｓｃｕｆｉｘｅｄ，

ｓｏ＿ｆｉｘ，ｓｅ＿ｕｆｉｘ等。丰富豹数据类黧使褥ＳｙｔｅｍＣ哥黻支持疑算法描述＿奁

到可综合的ＲＴＬ描述。

＞设诗弦述ＳＣ＿ＭＯＤＵＬＥ怒一个鏊率酌臻塞逶行设计搐述鹣ＳｙｓｔｅｍＣ类。

它类似与ＶＨＤＬ的ＥＮＴＩＴＹ或ＶＥＲＩＬＯＧ的ＭＯＤＵＬＥ。在ＳＣＭＯＤＵＬＥ

中可瑷定义输入、输塞警辩，内部信号等，或实镄亿舅鲣一令ＳｙｓｔｅｍＣ

ＭＯＤｕＬＥ。设计的行为可以使用ＳＣＭＥＴＨＯＤ或ＳＣｎ垛ＥＡＤ进行描

述。ＳＣ鑫缆王珏ＯＤ或ＳＣＴＨＲＥＡＤ在ＳＣＭＯＤＵＬＥ浆弱逢丞数中送行

声明，并可以指定相应的敏感信号列表。

≯在ＳｙｓｔｅｍＣ

２。０孛，还缮麓了赣黪概念：Ｉｎｔｅｒｆａｃｅ黪Ｃｈａｎｎｅｌ。它铜安嚣

上是实现了对方法的封装的作用，是面向对象的设计思想在ＳｏＣ描述上

鲶是傣敷援，炎觳的爨想在舞一令灏静瑗终设诗帮验滋语言

ＳｙｓｔｅｍＶｅｒｉｌｏｇ中也有反映。这样使用了某一ｉｎｔｅｒｆａｃｅ作为其管脚（ｐｏｒｔ）

类型的ＳｏＣ模块霹鞋通过方法调臻静方式捷用奁ｉｎｔｅｒｆａｃｅ中定义的方

法，即ｉｎｔｅｒｆａｃｅｍｅｔｈｏｄｃａｌｌ。

４．２ＥＤＡ工舆设计的基本思路

ＭＡＴＬＡＢ的仿真环境ＳＩＭＵＬＩＮＫ在当前的ＦＰＧＡ和Ｉｅ系统设计、仿＿寞中应

用燎相当广泛的，课题的基本思路就是：通过对ＳＩＭＵＬｌＮＫ中各个模块进彳亍分析，

提取各个穰祆的特性，再用特定的映射方式将萁转换为Ｖｅｒｉｌｏｇ

ＨＤＬ描述，提高

设计的整体效率。

数字逻辑设诗中的三大部分中，对于数据通道现在有缎多高效的处理工其来

对其进行处理，而对于控制逻辑，还没有非常有效的工具来处理它。所以课题的

强标裁是要浚许密§＆够高效箍理控镑９遂辑静工其，对ＳＩＭＵＩ。ＩＮＫ要蕊的Ｓｔａｔｅｆｌｏｗ

２１

电子科技大学硕士论文

避鼋＿ｊ：劳褥霸转换，跨越麸系统嚣ＲＴＬ钱露黪鸿沟。

有了目标，可以对本课题设计的一一个大致流程做出规划了。首先，需要进行

特性终获取，然螽遴行饯弼的生成，最螽骏涯生成瓣代码是否合乎簧求（注：对

生成代码的攒求是该代码必须是可综合的）。具体的流程请参看图４－１。

图４－１基本的设计流疆

最后，对予最终生残豹代玛熬练台效率阕题，蛰望遵过综合王县熬帮勘寒进

行分析。

４．３ＥＤＡ工鬃设计的基本方案

在确定了课题的基本滕路之屠，现在需要对深磁的基本方案避行一个Ｅ℃较详

细的说明。

ＳＩＭＵＬＩＮＫ中的Ｓｔａｔｅｆｌｏｗ可戳有两种调用方式：作为商建库的一部分对它送

行调用或佟为单独的模块对他进行调用。拨它作为自建库的一部分被调用时，它

被褥作是隶属于某个库的缀侔，在避改这个库的同时，霞予梅建系统的Ｓｔａｔｅｆｌｏｗ

框豳也将傲同样的更改。同时，它也可以作为一个单独的模块在ＳＩＭＵＬＩＮＫ中对

第四章ｓｆ２ｖｌｏｇ和ａｒｌ＿ｃｏｎｎ设计的攀本思路和方案

它进行调鞠。在这样的情况下，它是单独保存为．ｍｄｌ文裆。为了验证豹方便，在

设计过程中一直都使用后顾一种方式。

在ＭＡＴＬＡＢ中，Ｓｔａｔｅｆｌｏｗ可班雳两种方式字了开：第一释方式是童接双击打

开，第二种方式是用ＭＡＴＬＡＢ中的文本编辑器打开。如果是采用双击方式打开，

酃我｛ｆｊ看撼的将楚状态圈（鼙４。２）；知采采用ＭＡＴＬＡＢ躺文本编辑器封开，我

们滑到是…个文本文件编辑窗口（如图４－３）。

鹜垂２双击封开效果圈４－３文搴编饕器打开效栗

针对这两种打开方式所对应的不同效聚，可以肖两种思路来对Ｓｔａｔｅｆｌｏｗ进行

将瀑获取：一耱是测惩ＭＡ瓤；ＡＢ巍安疆镶豹ＡＰＩ荣获取Ｓｔａｔｅｆｌｏｗ中鹣特淫；另

外一种是编写一个第三方文本分析软件，通过对．ｍｄｌ文件进行文本方式的分析来

获敬瑟霉匏特性。

在经过仔细地考虑过厝，决定采取第一种方式，主要冉９原因将在下文中详细

叙述。

４．３．１编写第三方文零分枣斥软件进行特性获取的特点

如果采用这样的方式来进行特性参数的获取，肯定会遇到以下这三个最基本

懿阏蘧：

≯编程语言的选择；

》分褥获斧逡嚣戆效率；

≯分析软件猩各个软件平台的通用性；

下瑟对这三令最基本豹运题避行分摄。

电子科技大学硕士论文

如果要进行文本分析软件的编写，首先面临的问题就是采用何种编程语言。

每个程序开发人员都有其最擅长的语言，有些人最擅长ｃ，有些人最擅长ｃ十十，

有些人最擅长汇编；我们都希望使用自己最擅长的编程语言来进行这个文本分析

软件的开发，这就存在一个重复开发的问题。如果最初的开发人是用ｃ＋＋来编写

这个软件，而后续人员对ｃ＋＋恰好不怎么熟悉，那他／她肯定希望能够用她，他最

熟悉的语言进行开发，比如汇编，这样就造成了分析软件的重复开发问题。在编

程吾言的选择上，最实际的结果是采用ｃ语言。因为大多数技术人员都对Ｃ语言

比较熟悉，后续人员要对当前的程序进行阅读、理解和修改都不会遇到太大的困

难。

编写第三方文本分析软件要遇到的第二个问题是效率。在不熟悉文本结构的

情况下，我们所能够采取的策略只能是进行逐行扫描。当Ｓｔａｔｅｆｌｏｗ框图十分简单

时，分析软件的执行效率可能还能够保持一定的水平：一旦框图比较复杂，其．ｍｄｌ

文档的行数可能有上万行，经过三、四重循环后的计算量大得惊人，需要有很好

的算法支持来减少计算量，算法的改进是很麻烦的，无疑会增加相当大的工作量。

即使知道了文本的具体结构，还涉及到转换效率的问题。设计中是否能够提供一

个ｔｅ，Ｎ用ＭＡＴＬＡＢ自带函数有更高的转换效率的转换工具同样是一个值得推敲

的问题。

编写第三方文本分析软件要解决的第三个问题就是平台的通用性。在

ｗｉｎｄｏｗｓ下能够正常使用的软件不见得能够在ｌｉｎｕｘ，ＢＳＤ等其他环境中正常使用。

平台的通用性问题是必须考虑的，我们希望最后编写完成的软件是一个多平台的

软件，它不仅能够在ｗｉｎｄｏｗｓ下正常运行，也能够在ｌｉｎｕｘ下正常运行甚至在Ｍａｃ

ＯＳ下都能够运行的软件。

４．３．２利用ＭＡＴＬＡＢ自身提供的ＡＰＩ进行特性获取的特点

利用ＭＡＴＬＡＢ自身提供的ＡＰＩ来进行特性获取，最大的问题在于需要对ｍ

语言编程有一定的了解，它和普通的编程语言有一些不同的地方。通过对ｍ语言

的学习，发现１３３语言的语法和Ｃ语言是比较接近的，很多地方都只是有细小的不

同甚至是一致的。比如，ｍ语言中的赋值语句可以写为“ａ＝ｂ；”，与ｃ中是一模

一样；ｍ语言中用“ｆｏｒｉ＝１：ｋ”表示循环，对应ｃ中的“ｆｏｒ（ｉ＿１：ｉ＝＜ｋ：ｉ＋＋）”，

西】以说同样浅显易懂。只要对Ｃ语言有一定的了解，在理解ｍ文档的时候问题也

不是很大。况且，采用统一的ｍ语言编程，能够最大限度的避免重复开发问题，

第四章ｓｆ２ｖｌｏｇ和￡ｔｎ

ｃｏｒｍ设｝十的熬本思路和方案

对后续开发是非常有利的。

利用ＭＡＴＬＡＢ自身掇供的ＡＰＩ进行特性获取的时候，不必进行多次的循环

来获取特宠的信怠，ＭＡＴＬＡＢ自齑提供的ＡＰＩ熊够让我们只用徽少的几条指令

就能够得到我们想要的信息。其获取信息的效率之高应该怒第三方分析软件所无

法这裂豹。丽潜，ｌＶｌＡＴＬＡＢ提供了丰富的灏鼗供莪雷ｊ使蹋，可以大大提高转换工

具的设计效率。

ｍ文髂移ＭＡＴＬＡＢ静密甥联系表现在：廷要越戆够运行ＭＡＴＬＡＢ静较释平

台，ｍ文件都能够很好的执行。当前，不论是ＰＣ，Ｕｎｉｘ操作系统还是Ｍａｃｉｎｔｏｓｈ

操作系统酃对ＭＡＴＬＡＢ掇筷了蠹好静支持，ＭＡＴＬＡＢ在这鍪平台下都戆够良好

的运行，我们不需骚担心平台的通用性问题。

麸土繇蠢每分辑帮戮看爨，尽譬在编程添言上，ｍ语言没有ｃ添言酃释遥蔫，

但是语法上的近似，使得我们仍然能够比较容易理解和掌撰它。在效率和平台通

强缝上，方式二毒纛胃争议的霞势。嚣邃我销最终选择了方式二，帮肇Ｊ焉Ⅺ久疆ＡＢ

自身提供的ＡＰＩ进行特性的获取和文本转换。

４．３．３验证工具的选择

螽蔼黥够验谨壤终生成静Ｖｅｒｉｌｏｇ文糖是否达舞了羲矮豹要求程？当然要逶

过一些验ｆｃ雁工具来进行验｛ｊＥ。验证工具的选择是一个比较煎要的问题，在选择验

谨王买蛉嚣雩候毒鼓下一些考虑：

≯验证工具的功能；

》验涯王具熬效率；

≯验证工具的易用性。

既然要薅最终生藏的Ｖｅｒｉｌｏｇ文狴送行验涯，我们蓄先考虑熬燕验迁互英是否

具有以下最基本的功能：

》§％够支持Ｖｅｒｉｌｏｇ

ＨＤＬ文楼豹语法梭验；

≯能够进行Ｖｅｒｉｌｏｇ

ＨＤＬ文档的编译；

》§％够对壤漳蓐的文搂进行功§ｌ镑囊；

≯能够对Ｖｅｒｉｌｏｇ

ＨＤＬ文档进行综合，生成门级逻辑。

由于在ＦＰＧＡ躲选型上基本上郝是选瘸的ｘｉｌｉｎｘ熬，掰矬酋选戆工其蠢定就

是ＩＳＥ了。在仿真工具的选用上，我们选硝的是Ｍｏｄｅｌ

Ｔｅｃｈｎｏｌｏｔｙ的ＭｏｄｅｌＳｉｍ。

手中有一份Ｓｙｎｏｐｓｙｓ豹ＤｅｓｉｇｎＣｏｍｐｉｌｅｒ螅培训资料，所以本来准餐选择Ｄｅｓｉｇｎ

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Ｃｏｍｐｉｌｅｒ作为对比用的综合工具的，由于一时没有找至４，所以就没有选择对比用

的综合工具。由于我们对这些工具的使用都是用在验证课题的最终结果上，而不

是用他们进行实际的ＦＰＧＡ设计，所以只是使用了，他们的部分功能，而没有进行

深入的挖掘。因而，对于这些工具软件的应用还停留在比较肤浅的阶段，具体的

操作在这里就不作过多的介绍了。有兴趣的读者可以自行参阅相关书籍或说明文

铛。

上面的思路和方案都是针对转换工具进行分析的，对于顶层网表分析工具

的设计，我们采用了与之相同的设计思路和方案。主要的原因是：在这种的设计

思路和方案指导下成功地设计出了转换工具，证明了它的正确性；并且通过设计

转换工具，对ＭＡＴＬＡＢ提供的设计平台也有了一定的认识，使后续的设计更加

顺利。

第五章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｌｉｎ的具体实现

第五章ｓｆ２ｖｌｏｇ和ａｎ—ｃｏｎｎ的具体实现

本章将描述Ｓｔａｔｅｆｌｏｗ转换工具ｓｆ２ｖｌｏｇ和顶层网表分析工具ａｎ—ｃｏｎｎ在设计

过程中的一些细节问题，比如：如何获取所需特性，如何进行转换，转换工具的

大体结构、分析工具的具体设计以及在实现过程中考虑的问题、如何解决等。前

３节详细论述了转换工具的设计，第四节对分析工具的设计进行了介绍。

５．１获取Ｓｔａｔｅｆｌｏｗ的特性参数

在方案说明中已经说明：在课题设计中，我们是利用ＭＡＴＬＡＢ自身提供的

ＡＰＩ来获取特性参数的，所以必须对框图的具体结构有一个大致的了解，然后才

决定究竟选择哪些ＡＰＩ来实现特性参数的获取。

５．１．１Ｓｔａｔｅｆｌｏｗ框图中的对象

在Ｓｔａｔｅｆｌｏｗ框图中，包含了以下对象：

》框图一Ｃｈａｒｔ：作为顶层的Ｓｔａｔｅｆｌｏｗ框图，在系统中是以ｃｈａｒｔ对象出现

的，描述了框图的整体结构和特性；

≯状态一ｓｔａｔｅ：它用来描述在一个状态机运行在哪一种状态下；

》转移－－Ｔｒａｎｓｉｔｉｏｎ：它用来描述状态转移的条件和方向；

＞默认转移－－ＤｅｆａｕｌｔＴｒａｎｓｉｔｉｏｎ：状态机要正常的运行，在任意时刻它必

然处于某一个状态中。默认转移就是能够让状态机在起始时刻进入缺省

状态的转移；

》连接节点－－Ｃｏｎｎｅｃｔｉｖｅ

Ｊｕｎｃｔｉｏｎ：这种类型的节点作用是让多条目的地

或转移条件相同的转移路径归类到一条路径上；

＞历史节点－－Ｈｉｓｔｏｒｙ

Ｊｕｎｃｔｉｏｎ：这种类型的节点只在有层次结构的状态机

中才会用到。其作用是在退出父状态时保存当前状态机运行的下层子状

态。等到状态机再次进入父状态时，它不是进入下层的缺省状态，而是

进入上次保存的子状态。转换工具并不支持该对象；

≯函数－－Ｇｒａｐｈｉｃａｌ

Ｆｕｎｃｔｉｏｎｓ：描述复杂状态机可能用到的对象，转换工具

不支持该对象；

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≯翳粪鑫－－Ｂｏｘｅｓ：蔟终薅只是更好瓣缰织Ｓｔａｔｅｆｌｏｗ框匿，对予状态凝熬

运行没有什么影响。该对蒙不在我们的考虑范围内；

班上这些是强影亿戆对象，在Ｓｔａｔｅｆｌｏｗ中还囊缀重要戆对象，它们怒菲零

形纯的，包括了以下几种：

＞攀｛孛－－Ｅｖｅｎｔ：事件是驱动狭态遴行转换的，盘予它是非强黟纯鹣，所

以在Ｓｔａｔｅｆｌｏｗ椴图中是无法直接看到它的。需要说明的建，在转换工

具孛不提供封该对象静支持；

≯数据一Ｄ撒：数据是用来在Ｓｔａｔｅｆｌｏｗ框图中存储和计算数值的，这是

转换工具分辑豹熬点对象；

》目标－－Ｔａｒｇｅｔ：目标是一段程序，送段程序需要执行Ｓｔａｔｅｆｌｏｗ状态杭或

楚包含该状态机煦ＳＩＭＵＬＩＮＫ模型。转换工具也不对Ｔａｒｇｅｔ对象的支

持；

对于每一个对象，它都有很多特性，下面的分析中我们不再对转换工具不

支持的对象进行避一步的特性探讨。至于为什么不支持，程后面的章节中会有说

明。

５。１．２转换工舆支持的特性

在这个小节中，将只对转换工具支持的对象所具有的特性进行说晴。现在

的转换工具所支持Ｉ》勺对象包括框图、状态、转移、默认转移、连接节点和数据。

下面就各个辩象的特住进行说明，值得注意的是，￡蠢子特健太多，下面的

说明中只列出了转换工具需要分析的特性。

＞框图对象：需要分析静特性有：ｌｄ、名称、位搡佟使能（ＥｎａｂｌｅＢｉｔＯｐｔｓ）

和组织类趔（Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）；

》状态对象；需要分析的特往有：麓、名豫、标注字符串（ＬａｂｌｅＳｔｒｉｎｇ）、

组织类型（Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）和类趔（Ｔｙｐｅ）；

≯转移：需簧努桥的特性裔：琢、豁注字符率、源状态、嚣静状态；

＞默认转移：转换工具只分析Ｉｄ和目的状态，不分析标注警符串；

》漆接节悫：需要分褥静赘往是硪霹蘩类鐾；

≯数据：需臻分析的特性包括：Ｉｄ、名称、Ｉ／Ｏ类型（Ｓｃｏｐｅ：包括ｉｎｐｕｔ／

ｏｕｔｐｕｔ／ｃｏｎｓｔａｎｔ／ｌｏｃａｌ等）、数据类鬻（ｉｒａ８，ｕｉｍｌ６，ｉｎｔ３２，ｂｏｏｌｅａｎ等）、

初始值、范围等。

第五章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｎｎ的具体实现

至于为什么要支持这些特性，也将在后面的章节中作详细的说明。

５．１．３不支持的对象和特·性说明

通过上文的分析，看到了在Ｓｔａｔｅｆｌｏｗ框图中还存在多个不支持的对象和特

性。下面就这个问题作一个简要的说明。

对于不支持的对象和特性，我们将这些项目分成两大类：

第一类是：对象或特性会造成冲突，在以后版本的转换工具中也不对这些

对象或特性提供支持，它包括了以下的对象和特性：

≯历史节点：该对象的所有特性；

》默认转移：对于无默认转移的ｃｈａｒｔ或ｓｕｐｅｒ．ｓｔａｔｅ；

＞转移：单节点上的自循环转移和只在节点间构成环路的转移；

＞数据：对于浮点数不支持；

第二类是：对象或特性不会造成冲突并且是有用的对象或特性，但是现有

版本的转换工具并不支持，它包括以下对象和特性：

》状态：有层次结构的状态、事件驱动操作、退出操作；

≯转移：事件驱动转移、转移操作；

》默认转移：在单个ｃｈａｒｔ或ｓｕｐｅｒ．ｓｔａｔｅ中存在多个默认转移；

＞数据：临时数据和定点数。

之所以这样分类是因为课题设计时间有限，对于属于第二类的不支持的对

象和特性还没有来得及深入挖掘。至于如何处理也还没有一个清晰的方案，所以

在这一版本的转换工具中没有提供支持。

５．１．４Ｓｔａｔｅｆｌｏｗ特·性参数的获取

在方案介绍一节中，已经说明设计过程中采用的特性参数获取方式是利用

ＭＡＴＬＡＢ自身提供的ＡＰＩ来获取所需的特性，本节中重点说明什么是ＡＰＩ，怎样

利用ＡＰＩ来获取特性参数。

５．１．４．１Ｓｔａｔｅｆｌｏｗ中ＡＰＩ的概念

ＳｔａｔｅｆｌｏｗＡＰＩ是与Ｓｔａｔｅｆｌｏｗ框图编辑器相关联的～个文本编程接口，它可

以在ＭＡＴＬＡＢ命令行窗口下直接对Ｓｔａｔｅｆｌｏｗ框图进行创建和修改。通过在

ＭＡＴＬＡＢ的脚本中按照一定的顺序放置不同的ＡＰＩ命令，我们就可以通过一条

简单的命令来执行一系列Ｓｔａｔｅｆｌｏｗ框图的编辑工作。

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比如：我们可以在脚本ＭａｋｅＭｙＭｏｄｅｌ中输入以下命令：

ｆｕｎｃｔｉｏｎｍａｋｅＭｙＭｏｄｅｌ

ｓｆｎｅｗ；

ｒｔ＝ｓｆｒｏｏｔ；

ｍ＝ｒｔ．ｆｉｎｄ（＇－ｉｓａ＇，’Ｓｔａｔｅｆｌｏｗ．Ｍａｃｈｉｎｅ。）；

ｃｈａｒｔ＝１１１．ｆｉｎｄ（’ｉｓａ＇．’Ｓｔａｔｅｆｌｏｗ．Ｃｈａｒｔ＇）；

ｓＡ＝ＳｔａｔｅｆｌｏｗＳｔａｔｅ（ｃｈｉｎ）；

ｓＡ．Ｎａｍｅ＝’Ａ’：

ｓＡ．Ｐｏｓｋｉｏｎ＝［４５４５３００１５０】；

ｓＡｌ＝ＳｔａｔｅｆｌｏｗＳｔａｔｅ（ｃｈｉｎ）；

ｓＡｌ．Ｎａｍｅ＝＇Ａ１’；

ｓＡｌ．Ｐｏｓｉｔｉｏｎ＝１８０８０９０８０１；

在保存该脚本以后，每当我们在命令行窗口中输入“ＭａｋｅＭｙＭｏｄｅｌ”的是

后，也就定义了这个ＡＰＩ的一系列对象，包括Ｒｏｏｔ对象，Ｍａｃｈｉｎｅ对象，Ｃｈａｒｔ

对象和Ｓｔａｔｅ对象，并且绘制了Ｓｔａｔｅ对象的两个实例ＳｔａｔｅＡ和ＳｔａｔｅＡｌ。其中Ｓｔａｔｅ

Ａ的名称是“Ａ”，其左上角的坐标是［４５４５】，大小是长３００Ｘ宽１５０；ＳｔａｔｅＡ１

的名称是“Ａ１”，其左上角的坐标是［８０８０】，大小是长９０ｘ宽８０。很明显，Ｓｔａｔｅ

Ａ１处于ＳｔａｔｅＡ中，表示Ａｌ是Ａ的子模式。而当我们对这个脚本进行更改后，

执行的结果又将与更改后的要求一致。执行的结果如图５－１所示：

图５－１执行脚本后的结果

第五章ｓｆ２ｖｌｏｇ和ａｎ

ＣＯＦｉ！ｑ的具体实现

５．１．４．２自身提供的ＡＰＩ的特点

在特性参数的获取阶段，最基本的两个问题是：如何获取特性和构建怎样

的结构来保存这些特性．为了知道如何去获取特性，必须首先了解ＳｔａｔｅｆｌｏｗＡＰＩ

的层次结构。图５．２是Ｓｔａｔｅｆｌｏｗ

ＡＰＩ的层次结构示意图：

图５－２Ｓｔａｔｅｆｌｏｗ框图的层次结构

从上图中可以看到，Ｓｔａｔｅｆｌｏｗ

ＡＰｌ分为了四个层次，最高级的层次是ｒｏｏｔ

对象，其次是Ｍａｃｈｉｎｅ对象，再次是ｃｈａｒｔ对象，最底层的是Ｓｔａｔｅ／Ｆｕｎｃｔｉｏｎ／Ｂｏｘ

对象、Ｄａｔａ对象、Ｔｒａｎｓｉｔｉｏｎ对象、Ｊｕｎｃｔｉｏｎ对象等。在这里我们并不考虑Ｆｕｎｃｔｉｏｎ

和Ｂｏｘ对象。在此需要说明的是Ｅｄｉｔｏｒ和Ｃｌｉｐｂｏａｒｄ。Ｅｄｉｔｏｒ对象虽然不在层次结

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橙中，但是它能够对Ｃｈａｒｔ进行编辑；Ｃｌｉｐｂｏａｒｄ是用采做复翻和秸始用的，它允

许我们将已有的框图复制粘贴到正在编辑的樵图中。

Ｓｔａｔｅｆｌｏｗ框图蔑以图形方式表躐出来的，不可能直接用作转换工具的输入。

而希望的输入是参数澎式的，但是怎样的参数才能够作为转换工具的输入呢？

ＭＡＴＬＡＢ提供了一个狠好的参数形式，这就是甸辆－－ｈａｎｄｌｅ。甸藕怒ＭＡＴＬＡＢ

提供的参数，它包含了该旬柄所代表的对象的所有特憾，并且还可以利用ＡＰＩ对

訇耩逡行操俸，在５。ｔ．４。ｌ中静镯子已经缀努懿说疆了运一熹。

当需要对Ｓｔａｔｅｆｌｏｗ框图避行特髅获取时，首先要获取的ＡＰＩ就是ｒｏｏｔ对象。

我露哥戳逶过渡下熬方式来获敷一个ＳｔａｔｅｆｌｏｗＡＰＩ静ｒｏｏｔ：

ｒｔ＝ｓｆｒｏｏｔ；

臻在，镯｝跨犍’就代表了ＳｔａｔｃｆｌｏｗＡＰＩ中鹣ｒｏｏｔ对象，寄了ｒｏｏｔ对象，瓣霉

以得到ｍａｃｈｉｎｅ对象和ｃｈａｒｔ对象了。得到了ｃｈａｒｔ对象后，我们还可以进一步得

到Ｓｔａｔｅ对象，Ｄａｔａ对象，Ｔｒａｎｓｉｔｉｏｎ瓣象莓。

对于每一个对象，它都有对应的属性（Ｐｒｏｐｅｒｔｉｅｓ）和方法（Ｍｅｔｈｏｄｓ）。属

缝是攒该对象骞爨些特赣戳及特牲豹爨髂疆透；方法楚撵对该浮象遴抒戆攥豫。

通过特定的方法，可以更改该对象的巢个特性或者提取特性参数，通过赋值操作

（＝＝）糁该特健参数传递给瑟溪戆参交曩。

５．１．４．３获敝特性参数的方法

在上一小节中已经提蓟，对于任何一个对象，爝特定的方法就熊够获漱菜

方丽的特性参数。具体来说，究竟需要采用何种方法对该对象进行怎样的操作才

缱够掰需酶特髓泥？对于任何～个对象都其有多方面的属往。在ＭＡＴＬＡＢ中可

以采用多种方法对同一属性进行访问，也可以用某种方法也可以对多个对象进行

襟｛擘。在这里瑟捌蹬掰有对象鹃全部满往帮方法是不可能的，下面仅仅举一个简

单的例子作概念性的说明。

髑翔：ｓｔａｔｅ对象掰其有的藩经中有一个耩往是“文挡（Ｄｏｃｕｍｅｎｔ）”。镁

定ｓｔ魁代表该ｓｔａｔｅ对象的旬柄，下面的例子中我们用了三种方法对它进行操作：

》弼采霈妥显示这个文档懿两铎，霞瑟螽令：ｄｉｓｐ（ｓｔ．Ｄｏｅｕ．ｍｅｎｔ）；ｉ犟可。这

里用到了方法＂ｄｉｓｐ”。

≯麴巢霈要获数这个文档豹凑察，使黉翕令：ｓｔ．ｇｅｔ（＇Ｄｏｃｕｍｅｎｆ）；。这堂蕊

到了方法“ｇｅｔ”。

》另势，还可滋设置这个文搂熬凌容：ｓｔ。ｓｅｔ（Ｄｏｃｕｍｅｎｔ＇，＋Ｈｅｌｌｏ’）；将文耧豹

第五章ｓｆ２ｖｌｏｇ和ａｎ

ｃｏｎｎ的具体实现

内容设置为“Ｈｅｌｌｏ”。这里用到了方法“ｓｅｔ”。

另外对于方法“ｇｅｔ”，并不是只能够对ｓｔａｔｅ对象进行操作，它同样可以对

其它对象进行操作。例如“ｃｈ”是代表ｃｈａｒｔ对象的句柄，我们同样可以用方法“ｇｅｔ”

来获取相应的特性：

》获取ｃｈａｒｔ对象的Ｉｄ：ｃｈ名ｃｔ（’Ｉｄ’）。

》获取ｃｈａｒｔ对象的组织类型（Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）：ｃｈ．ｇｅｔ（’Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）。

＞获取ｓｔａｔｅ对象的类型（Ｔｙｐｅ）：ｓｔ．ｇｅｔ（’Ｔｙｐｅ’）。

在特性获取上，ＭＡＴＬＡＢ提供了两种方式：一种是ｄｏｔＮｏｔａｔｉｏｎ，一种是

ｆｕｎｃｔｉｏｎＮｏｔａｔｉｏｎ。在使用上，ｄｏｔＮｏｔａｔｉｏｎ比较简单，而ｆｕｎｃｔｉｏｎ

Ｎｏｔｍｉｏｎ需要对

函数的使用有一定的了解。比如我们要获取一个ｃｈａｒｔ对象的名称（假定它的旬柄

是ｃｈ），并将获取的信息保存在变量“ｆｌａｍｅ”里面，我们可以使用下面两种方法：

ｎａｍｅ＝ｏｈ．Ｎａｍｅ；（ｄｏｔＮｏｔａｔｉｏｎ方式）或者ｎａｍｅ＝ｃｈ．ｇｅｔ（‘Ｎａｍｅ‘）；或ｎ＆ｗｌｅ—

ｇｅｔ（ｃｈ，－Ｎ锄ｅ，；（ｆｕｎｃｔｉｏｎＮｏｔａｔｉｏｎ方式）

这三种表达式是等效的，都是将ｃｈａｒｔ的名称送给参变量ｎａｍｅ。其中，后面

两种表达式是ｇｅｔ函数的不同用法而已。

当需要从上层对象中找出下层对象时，主要使用的ｆｕｎｃｔｉｏｎＮｏｔａｔｉｏｎ方式；

当需要从对象中找出它的某个属性的时候，主要采用ｄｏｔＮｏｔａｔｉｏｎ方法。比如，

要从句柄为ｃｈ的ｃｈａｒｔ对象中找出下层的Ｓｔａｔｅ对象，我们采用的方法是：

Ｓｔ＝ｃｈ．ｆｉｎｄ（’－ｉｓａ’，’Ｓｔａｔｅｆｌｏｗ．Ｓｔａｔｅ’）；

这样，“ｓｔ”就成为了Ｓｔａｔｅ对象的旬柄。要获取对象的属性，比如Ｉｄ，可

以用以下方式就可以了：

ＩＤ＝Ｓｔ，Ｉｄ；

５．２将Ｓｔａｔｅｆｌｏｗ特性参数进行分类

在获取了特性参数以后，紧接着的问题是如何将这些特性参数存储起来，便

于以后在实现转换时使用。

针对不同的对象具有不同的特性，因此我们决定采用将各个对象进行分类

的办法来存储特性参数。在上一节中已经提到，转换工具要分析的对象是很多的，

比如框图对象、状态对象、转移对象、节点对象、数据对象等。总体上来说，需

要分析的每一个对象，在存储的时候都根据它所属的类别，存储到同一个分类中。

对于只有一个实例的对象，并不需要新构建结构去存储它的特性参数；对于有多

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个实铡熬对象，剥爨要构造～令适巍弱结掬去存姥辑有实倒的特性参数。

构造结构的大致方法是结构名称用对象名称，结构中薷一个元索是实例，后

嚣的元素是惹要露到戆属蛙，该结构熬个数出该对象的实铡个数决定。由予在从

最开始我们就只考虑过分析单独的框图对蒙，所以模型中樵圈对象不需要弱外新

建缝梅去存德它的特性参数；对于状态对象、转移对象、逡接节点对象和数援对

象拽们都构建了特有的结构；对于默认转移对象，貔们将它归类到转移对象中，

也没窍单独为其创建结构。我们创建豹结构包括：ｔｒｍｌｓｉｔｉｏｎｓ、ｇ＿ｄａｔａ、ｇｅｖｅｎｔｓ、

ｓｔａｔｅｓ、ｉｕｎｃｔｉｏｎｓ。

５．３转换工熬的：嚣体实现

转换王其是遴蓬辩岛耩进行分析来获墩特程参数并逶行转换黪。蘸戳总体

上来说，转换工具分成了两个部分；特性获取部分和格式转换部分。

耨经获敬部分翡主要凌淹是。输入参数懿梭骏、蒋瞧参数酶获取、特经参

数的存储、支持的特性检查等。格式转换部分的主簧功能是：将ＭＡＴＬＡＢ格式

静表达式转捩或符合Ｖｅｒｉｌｏｇ

ＨＤＬ谬法戆表这式，并霉天裂指定翡文摆孛。

５。３。ｌＳｔａｔｅｆｌｏｗ特性参数获取部分的设计

Ｓｔａｔｅｆｌｏｗ特饿参数的获取部分主要实现以下功能：

》输入参数黥分析；密ＰａｒｓｅＡｒｇｕｍｅｎｔｓ逶数实溪

≯对Ｓｔａｔｅｆｌｏｗ框图所具有的特性进行检验；由ＳａｎｉｔｙＣｈｅｃｋ函数实现

》Ｓｔａｔｅｆｌｏｗ框图甸裰熬获取；

≯Ｓｔａｔｅｆｌｏｗ特性参数的存储；

》耨建空鑫瓣ＶｅｒｉｌｏｇＨＤＬ文稿；三管鹭在Ｉｎｉｔｉａｌｉｚｅ涵鼗中癸魏

》反馈信息的设计；通过函数Ｃｏｌｌｅｃｔｌｎｆｏ实现

下嚣，我霞分瓣对这戆葵旋熬实强捧一一豹赍缨。

５．３．１．１输入参数的分析

这个转换工具谯本质上蹩一个按照ｍ文件的格式和语法来编写的函数，这

样，在使用对我们熊够像调用函数一样提方便地使罔它。转换工具的输入参数是

按照特定的顺序设计的，它氆含一个必需项稍多个可选项。矮体的参数设计箱下：

≯必需项：ｃｈａｒｔ对蒙的旬柄，它必须是输入参数的第一项。

第五章ｓｆ２ｖｌｏｇ芹玎ａｎ＿ｃｏｒｍ的具体爽现

》可选矮：包撩竣出文传戆路径等。它键戆颞露霹以不骚定，馥是不韪是

输入参数的第一项。

在没套可逸项熬蟪撼下，按照缺省方式完成转换；在有可逡顼的憾况下，可

选项拥有更高的优先级。

输入参数的分析，主要是邋过ＰａｒｓｅＡｒｇｕｍｅｎｔｓ（）这个函数完成的。这个舔

数有三个返回德，分剐是ｃｕｒＣｈａｒｔ，Ｏｕｔｄｉｒ和ｃｍｄＥｒｒｏｒ。其中ｃｕｒＣｈａｒｔ就是所濡

的ｃｈａｒｔ对象的旬柄；Ｏｕｔｄｉｒ是输出文仕的位置，默认状态下是输出到当裁文件夹

中；ｃｍｄＥｒｒｏｒ怒错误的输入参数的个数。如果输入参数存在错误，转换工具将给

如错误信息，并终止程序的运行。

５．３．１．３对Ｓｔａｔｅｆｌｏｗ框图所鬃有的特·陛进行检验

对于这个懿分，我餐主要怒分辑我嚣ｌ辑获敬豹ｃｈａｒｔ每菰繇健表熬Ｓｔａｔｅｆｌｏｗ

框图是谮具有转换工具所不支持的特性，如果存在这样的情况，转换工具将给出

疆误蕊惑，著终生程黟戆运行。．这些黪瞧趣援了：

》ＰａｒｓｅＰａｒａｍｅｔｃｒｓ（）：函数返回的ｅｕｒＣｈａｒｔ句柄并不代表～个Ｓｔａｔｅｆｌｏｗ枢

嚣或纛筑表了多子一个Ｓｔａｔｅｆｌｏｗ捱黧。

》该Ｓｔａｔｅｆｌｏｗ糕图并没有将＂ＥｎａｂｌｅＣ，ｌｉｋｅｂｉｔｏｐｅｒａｔｉｏｎｓ”选项选中，即

要捱黧中赉联豹操终簿与Ｃ谬富数锭操嚣援鹚，毽具蠢不羼躲含义。魄

如操作符“＾Ⅳ，它可以代表Ｃ语言中的“异或”位运算，也司“以代表算

术运冀中豹“染方”运算。妇果没蠢犍“ＥｎａｂｌｅＣ．１ｉｋｅ

ｂｉｔ

ｏｐｅｒａｔｉｏｎｓ”

选项选中，ＭＡＴＬＡＢ中将默认进行乘方操作。

＞Ｓｔａｔｅｆｌｏｗ框嚣中包含了历史节点。

我们在程序中使用了ＳａｎｉｔｙＣｈｅｃｋ（）这个函数来对Ｓｔａｔｅｆｌｏｗ框图所具有的

特性进行捡验。这个函数没有邋回埴，但是它会对全局交量ＧＮＵＭＥＲＲＯＲＳ

进行操作，所以～量ｃｈａｒｔ对象的句柄具肖上述三个特性的时候，在随后进行的判

断中掇终止程序的运行。

５．３，１．４Ｓｔａｔｅｆｌｏｗ框图句柄的获取

繇莱ｃｈａｒｔ对象貔镯糖不其鸯在５．３。１．３节申掰残爨豹特睦，就可戳对英它懿

旬柄进行获取了。在５＋１节中已经介绍了获取Ｓｔａｔｅｆｌｏｗ特性参数的方法，现在臻

避孬将馊参数懿获敬藏缀客曩了。在ｃｈａｒｔ对象审爨包含豹状态（Ｓｔａｔｅ）对象，露

以用下面的“ｆｍｄ”方法获取：

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ＳＦＳｔａｔｅｓ

２ｃｕｒＣｈａｒｔ．ｆｉｎｄ（’－ｉｓａ’，’Ｓｔａｔｅｆｌｏｗ．Ｓｔａｔｅ’）；

这样在变量ＳＦＳｔａｔｅｓ中就存储了所有的状态（Ｓｔａｔｅ）对象的实例，同时ＳＦＳｔａｔｅｓ

就成为了状态（Ｓｔａｔｅ）对象的句柄。为了处理的方便，我们需要将它的所有信息

存入我们所定义的结构ｓｔａｔｅｓ中。具体的存储方法将在下节中详细说明。

同时，我们还必须获取其他对象的句柄，使用的方法和获取状态对象句柄的

方法是类似的，都使用“ｆｉｎｄ”方法来获取。具体方法如下：

≯获取转移（Ｔｒａｎｓｉｔｉｏｎ）对象的旬柄：ＳＦＴｒａｎｓｉｔｉｏｎｓ＝ｃｕｒＣｈａｒｔ．ｆｍｄ（＇－ｉｓａ·，

’Ｓｔａｔｅｆｌｏｗ．Ｔｒａｎｓｉｔｉｏｎ＇）。

≯获取节点（Ｊｕｎｃｔｉｏｎ）对象的句柄：ＳＦＪｕｎｃｆｉｏｎ＝ｃｕｒＣｈａｒｔ．ｆｉｎｄ（’ｉｓａ＇，

’Ｓｔａｔｅｆｌｏｗ．Ｊｕｎｃｔｉｏｎ＇）。

≯获取数据（Ｄａｔａ）对象的旬柄：ｃｈａｒｔＤａｔａ＝ｃｕｒＣｈａｒｔ．ｆｒｅｄ（＇－ｉｓａ＇，

’Ｓｔａｔｅｆｌｏｗ．Ｄａｔａ＇）。

≯获取事件（Ｅｖｅｎｔ）对象的句柄：ｃｈａｒｔＥｖｅｎｔｓ＝ｅｕｒＣｈａｒｔ．ｆｉｎｄ（ｉｉｓａ＇．

’Ｓｔａｔｅｆｌｏｗ．Ｅｖｅｎｔ’）。

有了这些旬柄，就可以对这些句柄进行操作，进而获取所需的特性参数了。

５．３．１．４Ｓｔａｔｅｆｌｏｗ特性参数的存储

在获取了句柄阻后，需要做的事情就是将需要的特性参数存储起来，以便

在转换部分进行调用。

在前面的章节中已经介绍过对于特性参数是按照对象的不同来进行分类存

储，通过构造一系列的结构来实现。在这一小节中，将对如何构建合理的结构进

行详细的说明。

当特性分类的工作做完以后，下一个需要考虑的问题是应该怎样来构建结

构。在上节中已经说明结构的第一个元素是实例，所以考虑的重点是放在后面的

元素究竟应该怎样安排。关键的问题是：所需要的特性其实都已经包含在第一个

元素中，但是很多特性不能够直接使用，需要进行更深入的分析。一个典型的例

子就是状态（Ｓｔａｔｅ）对象中的ＥｎｔｒｙＡｃｔｉｏｎ。在框图中很容易知道Ｅｎｔｒｙ

Ａｃｔｉｏｎ的

内容是什么，但是要获取一个Ｓｔａｔｅ对象的ＥｎｔｒｙＡｃｔｉｏｎ，则不是直接能够获取的。

可以有两种间接的方法：

》通过ｓｆ（‘Ａｓｔ＇，ｓｔａｔｅＩｄ，＇ｅｎｔｒｙＡｃｔｉｏｎ’）来获得一个ｃｅｌｌ结构的ＥｎｔｒｙＡｃｔｉｏｎ，

需要对该ｃｅｌｌ结构进行分析来获取我们能够识别的ＥｎｔｒｙＡｃｔｉｏｎ表达式；

≯ＥｎｔｒｙＡｃｔｉｏｎ实际上是包含在Ｓｔａｔｅ对象的ＬａｂｅｌＳｔｆｉｎｇ参数中的。

第五章ｓ也ｖＭｇ和ａｎ

ｃｏｎｎ的其体实现

ＬａｂｅｌＳｔｒｉｎｇ的内容是字符串形式的，它包括了对该Ｓｔａｔｅ对象的名称、

ＥｎｔＤ，Ａｃｔｉｏｎ、Ｄｕｒｉｎｇ

Ａｃｔｉｏｎ、ＥｘｉｔＡｃｔｉｏｎ和ＯＮＥｖｅｎｔＡｃｔｉｏｎ的揲述。

可以通过对这个字符串进行分析来获取ＥｎｔｒｙＡｃｔｉｏｎ的袭达式。

在构造这个缡构的时候，我们考虑的是：如果所需的特性参数能够赢接获

取，刚一般不在元索中加入对该特往参数的插述；如果所浠的特谶参数不能够赢

按获取，则在元素中加入对该特性参数的描述。这样构造的目的主耍是为了以后

使用的方便。从这个观点ｉ舞发，其体酶构建方式如下：

＞对于结构ｔｒａｎｓｉｔｉｏｎｓ，它对应的怒转移（Ｔｒａｎｓｉｔｉｏｎ）对象。首先要了解

在行么情况下这个转移会发生，瞧就是鞭动，是雾件驱动还是条｛牛驱动。

其次，必须要考虑的问磁是转移的方向，即元素中要包含源状态和目的

捩态。彩者，还赫矮了释转移过程孛需赘魏荐睇蹙搡律。丽露，这些蒋

性参数并不能够盥接从实例中获得，需要进行进一步的分析，所以最后

枣鼋建的缭籀惫含濒下一骛元素：’ＳＦＯｂｊ’、‘ＳＣｏｎｔａｉｎｅｒＩｄｘ＇、’ＤＣｏｎｔａｉｎｅｒＩｄｘ’、

‘Ｅｖｅｎｔ’、‘Ｃｏｎｄｉｔｉｏｎ’、’ＣｏｎｄＡｃｔｉｏｍ’和”ＦｒａｎＡｃｔｉｏｎｓ’。

＞对予结稳ｇｄａｔａ，它麓斑瓣是数攒（Ｄａｍ）对象。禳据方镬使爰豹嚣爨，

构造的ｇｄａｔａ结构如下：’ＳＦＯｂｊ’、’ＣＮａｍｅ’、’ｃｕｒｒｅｎｔＮａｍｅ’、’ｖａｒＮａｍｅ’、

＇ｔｙｐｅｌｎｆｏ’、ｓｔｒｕｃＫ＇ｔｙｐｅ’，０，’ｉｓＳｔａｔｉｃ４，０，’ＮｔＷｉｄ氇＇，０，’ｓｔａｆｉｃＶａｌ’，国。

≯结构ｇｅｖｅｎｔｓ只甑含了实例，由于役有使用，后面的属性并没有进行定

义。结穆ｇ

ｅｖｅｎｔｓ包含黪元素鸯；’ＳＦＯｂｊ‘。

≯对于结构ｓｔａｔｅｓ，我们首先需要考虑的是它将用于并行状态机，所以有

一令屡次缝捣，谈层是并嚣状态，底层爨≈｝劳行捩态。嚣予每一个颈爱

状态来说，我们需要知道它下面究竟有多少子状态，同时对于每～个底

瓣状态裳说，我们震要它瓣上层状态是嚣么。其次，我嬲霈要失垂遴遴九

这个状态后需要执行哪些操作。褥者，我们还需要知道状森将怎样转移，

瞧就是说它和哪魑Ｔｒａｎｓｉｔｉｏｎ实铡有关。最爱确定熬缝橡如下联示：

’ＳＦＯｂｊ’、＋Ｐａｒｅｎｔｌｄ’、’ＰａｒｅｎｔＮａｍｅ’、’ｖＮａｍｅ’、’ＭＮａｍｅ’、’ＥｎｔｒｙＡｃｔｉｏｎ＇、

’ＤｕｒｉｎｇＡｃｔｉｏｎ＇、‘ＥｘｉｔＡｃｔｉｏｎ’、４ＷｈｏｓｅＳｏｕｒｃｅ‘、秘’ＢｏｔｔｏｍＳｔａｔｅｓ’。如何对

＇ＢｏｔｔｏｍＳｔａｔｅｓ’元索进行处理将在后面的５．３，３节中介绍。其中，“ｖＮａｍｅ”

秘“ＭＮａｍｅ”分别对应－２

Ｖｅｒｉｌｏｇ和ＭＡＴＬＡＢ中构造的状态名称。因

为在ＭＡＴＬＡＢ中表示下层状态时，使用“．”来分开不同屡次的状态名，

即，如果上层状淼的名称时Ａ，它的下鼷状态的名称时Ａｌ，那么表示

进入Ａ１状态时，使用的方式是Ａ．Ａ１。但是，这样的表现方式在Ｖｅｒｉｌｏｇ

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中魑不允许的，我们在处理时，将“．”转换戚了连字符“一”，即奠奠ｋ

》对于结构ｉｕｎｃｔｉｏｎｓ，由于只露连接节点才被我们的转抉工具所支持，两

连按节赢静作用只怒连接，本身不龟含任何操作，浙阻只需漤在结构中

表现出节点（Ｊｕｎｃｔｉｏｎ）对象与转移（Ｔｒａｎｓｉｔｉｏｎ）对象的联系就可以了。

因魏我们构建的结榆包含静元素只青：

’ＳＦＯｂｊ’和’ＷｈｏｓｅＳｏｕｒｃｅ’。

构造好了结构，下面的工作就是获取所需的特性参数，并将其存储至ｎ对艨的

结枣鼋中去。在特往参数的获取上，蓠文牵已经提饔，露些可疆蠹接获淑，有臻需

要进一步的分析。对于髓够直接获取的特性参数，用５．１．４．３节中介绍的方法进行

获取。对于不戆壹菝获取静帮分需要便蘑闯按懿方法。下面戳获取狄态豹Ｅｎｔｒｙ

Ａｃｔｉｏｎ和获取转移的的ＴｒａｎｓｉｔｉｏｎＣｏｎｄｉｔｉｏｎ为例对间接方法进行说明。基本的思

路是遴过对Ｓｔａｔｅ实壤鞠Ｔｒａｎｓｉｔｉｏｎ实弼二者翡ＬａｂｅｌＳｔｒｉｎｇ进行字符率分辑来获得

相应的Ｅｎｔｒｙ

Ａｃｔｉｏｎ和ＴｒａｎｓｉｆｉｏｎＣｏｎｄｉｔｉｏｎ。

Ｓｔａｔｅ实簌麓ＬａｂｅｌＳｔｒｉｎｇ憨蒋分惑≯两令部分，一部努是袄态名称，另一帮分

是各种Ａｃｔｉｏｎｓ。二者是靠第一个回车符或者魑第一个“／”符合分开的。通过对

这薅个特爨掭恚避嚣粪筏定谯，霹骧获褥状态浆名豫；黪掰舂熬Ａｃｔｉｏｎｓ。这些黪有

的Ａｃｔｉｏｎｓ，则是靠其前面的限制域来定义它的Ｅｎｔｒｙ

Ａｃｔｉｏｎ、Ｄｕｒｉｎｇ

Ａｃｔｉｏｎ等，

豪剿域戆俸薅滚嚣是该疆毒ｌ域灏下一令隈裁蠛之潺。Ｓｔａｔｅｆｌｏｗ孛褒定豫了Ｅｎｔｒｙ

Ａｃｔｉｏｎ以外，其他类型的Ａｃｔｉｏｎ必须注明其限制域，否则一律以ＥｎｔｒｙＡｃｔｉｏｎ来

处理。掰鞋，可以透过慰限割域遴嚣分掇寒区分各秘类蒸豹Ａｃｔｉｏｎ。魄翔：某Ｓｔａｔｅ

实例中，其ＬａｂｅｌＳｔｒｉｎｇ的内容是：

ｓｌ／ａ＝ａ＋ｌ：

ｂ—ｏ＋（ａ牟鸯；

Ｄｕ：ｄ～；

ｂ十＋：

ｅｘｉｔ：ｃ＝０：

通过对特殊标志的分析，可以获得各种Ａｃｔｉｏｎｓ，按照限制域的定义，总共有

三类Ａｃｔｉｏｎ，ＥｎｔｒｙＡｃｔｉｏｎ、ＤｕｒｉｎｇＡｃｔｉｏｎ和ＥｘｉｔＡｃｔｉｏｎ。其中，ＥｎｔｒｙＡｃｔｉｏｎ怒：

铲ａ＋１；和ｂ＝ｃ＋（ａ＜＝ｄ）；，Ｄｕｒｉｎｇ

Ａｃｔｉｏｎ怒：ｄ－－；和ｂ＋＋；，而ＥｘｉｔＡｃｔｉｏｎ熙：萨Ｏ；。

在转换工具中是出蘧数ＰａｒｓｅＳｔａｔｅＬａｂｅｌ来获取ＥｎｔｒｙＡｃｔｉｏｎ和其他Ａｃｔｉｏｎｓ的功戆

的，它楚由Ｉｎｉｔｉａｌｉｚｅ函数调用一个子酝数。

对予Ｔｒａｎｓｉｔｉｏｎ实例的ＴｒａｎｓｉｔｉｏｎＣｏｎｄｉｔｉｏｎ参数盼获取也慕用了类似鲍方法。

Ｔｒａｎｓｉｔｉｏｎ中，它的ＬａｂｅｌＳｔｒｉｎｇ分成了霸个部分；Ｔｒａｎｓｉｔｉｏｎ

Ｅｖｅｎｔ（驱动事件）、

１１ｒａｎｓｉｔｉｏｎＣｏｎｄｉｔｉｏｎ（转移条件）、Ｔｒａｎｓｉｔｉｏｎ

ＣｏｎｄｉｔｉｏｎＡｃｔｉｏｎ（条件操作）和Ｔｒａｎｓｉｔｉｏｎ

Ａｃｔｉｏｎ（转移操作）。简单来说，一个ＬａｂｅｌＳｔｒｉｎｇ的结构如下：

第五章ｓｆ２ｖｌｏｇ和ａｎ—ｃｏｎｎ的具体实现

Ｅｘｐｌ［Ｅｘｐ２］｛Ｅｘｐ３｝／Ｅｘｐ４

其中，Ｅｘｐｌ代表了驱动事件；中括号中的Ｅｘｐ２代表的是转移条件；大括号

中的Ｅｘｐ３代表的是条件操作；“／”后面的部分Ｅｘｐ４代表转移操作。所以，当我

们要获取转移条件的时候，只需要获取中括号中的Ｅｘｐ２就可以了，ＭＡＴＬＡＢ中

提供的ｒｅｇｅｘｐ函数可以实现这个功能。

５＿３．１．５新建空白的Ｖｅｒｉｌｏｇ文档

利用ＭＡＴＬＡＢ自带的功能函数，我们可以新建空白文档，并且在新建的过

程中，可以通过改变后缀名来更改新建文档的格式。我们新建的Ｖｅｒｉｌｏｇ文档的名

称是Ｓｔａｔｅｆｌｏｗ框图的名称，新建的文档所在的文件夹是由我们输入的参数决定的

（参看５．３．１．１节）。当我们完成新建Ｖｅｆｉｌｏｇ文档对，下一个必须要做的事情就是

保证这个新建的文档是可写的，而不是只读的。否则，就无法完成后面的转换工

作了，因为我们需要将转换后的Ｖｅｒｉｌｏｇ描述和表达式写入该文档中。

５．３．１．６反馈信息的设置

反馈信息是在程序执行结束后，显示在ＭＡＴＬＡＢ命令行窗口中的信息，它

应该能够对程序执行的情况给出一个概要性的说明。

如果程序没有完成最终的转换工作，那它一定是检测到了错误，因此在反馈

信息中应该对错误原因进行说明和统计；如果转换工具检测到一些值得注意的信

息，而它并没有严重到要终止程序的运行，那么它应该给出警告信息；为了大致

了解转换工具的效率，我们在反馈信息中还设置了一个程序运行时间的信息；另

外，反馈信息中还设置了一个生成文档的简要说明。

我们单独编写了两个辅助工具ＥＲＲ和ＷＡＲＮ来完成错误信息和警告信息的

显示。同时通过函数ＥｒｒｏｒＷａｍｉｎｇＴｉｍｅＲｅｐｏｒｔ来完成对错误信息、警告信息和运

行时间的统计，并通过函数Ｃｏｌｌｅｅｔｌｎｆｏ（）来实现生成文档的简要说明。

５．３．１．７全局变量的设置

在设置全局变量的时候，有两类变量是必须将它设置为全局变量的：

＞第一类是随着程序的运行，该变量可能会发生变化，并且当它发生变化

时，程序可能终止运行或使得最后的反馈信息也发生变化。这样的全局

变量主要是错误统计量ＧＮＵＭＥＲＲＯＲＳ、警告统计量

ＧＮＵＭ

ＷＡＲＮＩＮＧＳ和文档写入测试变量ＧＤＥＢＵＧ。

》第二类是某些变量在初始化以后就不能改变，并且会在以后的程序运行

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过程中使用别的。这样的变薰主要怒我们获取的ｃｈａｒｔ旬柄ｃｕｒＣｈａｒｔ，

新建文件煦标识号娃ｄ，另外就是我们构造的结构ｓｔａｔｅｓ、Ｗａｎｓｉｆｉｏｎｓ、

ｊｕｎｃｔｉｏｎｓ等。

５．３．２Ｓｔａｔｅｆｌｏｗ特性参数转羧部分戆设计

Ｓｔａｔｅｆｌｏｗ特性参数的转换部分主要实现以下功能：

≯将ＭＡＴＬＡＢ的表达式转换为符合Ｖｅｆｉｌｏｇ

ＨＤＬ语法规范的袭达式。

》将转换后的凌达式写入新建的Ｖｅｄｌｏｇ文档中。

在将ＭＡＴＬＡＢ表达式转换为符合Ｖｅｄｌｏｇ

ＨＤＬ语法规范的表达式的过程中，

需要黧点考虑的是ＭＡＴＬＡＢ中的表达式与ｖ蹦ｌｏｇ中的表达式有什么区别，成该

如何采完成转换。

税将转换厢的表达式写入新建的Ｖｅｄｌｏｇ文档阶段，主要考虑的问题是要以

怎样瓣格式将转换看的表这式写入该文档才锈够合乎Ｖｅｄｌｏｇ的语法规范，遴而

通过仿真和综食来验诫转换的最终效果。

５．３．２．１ＭＡＴＬＡＢ畿达式与Ｖｅｎｌｏｇ表达式的对比

ＭＡＴＬＡＢ表达式秘Ｖｅｆｉｌｏｇ表这式在基零概念上怒一致戆，速墨我｛｝】所攒瓣

表达式是由操作数和操作符按照一定的规则组合而成的，实现～定功能的字符串。

缝们载主要区别在于：支持的掇馋符不全耀嗣：ＭＡＴＬＡＢ支持瓣操传褥套些不被

Ｖｅｆｉｌｏｇ语法接鼹：］而Ｖｅｒｉｌｏｇ支持的操作符在ＭＡＴＬＡＢ中不被支持。对于ＭＡＴＬＡＢ

中不支特的操俸籀，我们的转撩工其一谁不提供支持。

５。３．２，２表达式的转换

崧上面酌肇节中，我稍多次提蘩ＭＡＴＬＡＢ静表达式帮Ｖｅｒｉｌｏｇ酌寝这式不全

相同，所以我们需要对表达式嫩行转换。本节中将详细说明如何进行转换。

表达式翁转换是基予字餐爷进行静，繇激蠢必要蓠先说翳一下在转换工其中

常用的字符串操作。

》ｓｔｒ２ｎｕｒｎ（ｓｔｒｉｎｇ）将字符审ｓｔｒｉｎｇ转换藏数。

》ｎｕｍ２ｓｆｆ（ｎｕｍ）：将数ｎｕｍ转换成字符串。

＞ｆｍｄｓｔｒ（ｓｔｒｌ，ｓｕ２）：接懑ｓ扛２中与ｓｔｒｌ耱嚣甏翡字符枣。

》ｒｅｇｅｘｐ（ｓｔｒｌ，ｓｕ２）：慕本功能和ｆｉｎｄｓｔｒ相似，但是提供更多ｆｉｎｄｓｗ不支

持熬功戆。

第五章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｒｎ的具体实现

≯［ｓｔｒｌｓｔｒ２】：将字符串ｓｔｒｌ和ｓｔｒ２连接起来，组成更长的字符串。

（注：以上括号中的参数均是形参。）

下面，说明转换的具体方式。

Ｓｔａｔｅｆｌｏｗ框图中的表达式有两种基本的类型：

≯赋值运算表达式：这种表达式用于对某数据进行赋值操作。

＞条件表达式：这种表达式不对某数据进行赋值操作，只出现在转移条件

中。在并行状态机中可能会出现“ｉｎ”函数的调用，需要特别对待。

我们在转换过程中考虑以下几种情况，并进行相应的转换：

》对于在ＭＡＴＬＡＢ和Ｖｅｒｉｌｏｇ中具有相同含义和相同符号的操作符，均保

留不变。这些操作符包括了：

●双目运算符：＋，．，十，％

●逻辑运算符：＆，ｌ，ｎ

●７条件运算符：＞，＜，＞＝，＜－，＝＝，＆＆，Ｉ『，ｂ

●单目运算符：！，一，～

●赋值操作符：＝

≯对于在ＭＡＴＬＡＢ和Ｖｅｒｉｌｏｇ中具有不同含义，符号也不同的操作符，只

要我们认为是有用的，在转换工具中就提供了对这些操作符的支持。它

们一律按照Ｖｅｒｉｌｏｇ符合进行转换，这些操作符包括：

●赋值操作符：＋＝，

一＝，ｂ，＆＝，户，＾＝

·特殊运算符：＋＋，～

≯还有两个特殊的操作符“一”和“◇”，在ＭＡＴＬＡＢ都表示“不等于”

的含义，我们将这两个操作符同一转换到成Ｖｅｒｉｌｏｇ中的“！＝”操作符。

≯对于操作数，如果它出现在赋值运算表达式中，按照下面的规则进行转

换：

如果该操作数是被赋值的对象，那么：

转换后的操作数名＝“ＶＡＲ”＋原操作数名；

如果该操作数是给其他操作数赋值的，则：

转换后的操作数名＝“ＣＵＲＲＥＮＴ”＋原操作数名

比如原赋值表达式是：ａ－ｂ＋ｃ；那么，转换后的表达式就是：

ＶＡＲｙ．＜＝ＣＵＲＲＥＮ￡６手ＣＵＲＲＥＮＴ＿ｃ；

如果它出现在条件表达式中，则按照下面这个式子进行转换：

转换后的操作数名＝“ｃＵ褂也ＮＴ”＋原操作数名

比如原条件表达式为：ａ＞＝ｂ，那么转换后的表达式就是：

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ＣＵＲＲＥＮ￡ａ＞２ＣＵＲＲＥＮ￡６

通过对转换的基本规则的简单介绍，读者应该大致了解了转换的具体过程。

下表中列出了部分转换前后的表达式的对比结果。

表５－１

转换前的表达式转换后的表达式

ａ＝ｂ＋ｃ：

ＶＡＲ—ａ＜２ＣＵＲＲＥＮ￡６手ＣＵＲＲＥＮＴ＿ｃ；

ａＨ：

ＶＡＲ一：ａ＜＝ＣＵＲＲＥ狲Ｔ＿ａ＋１；

ａ＋＝ｂ：

ＶＡＲ＿ａ＜２ＣＵＲＲＥＮ￡４十ＣＵＲＲＥＮ￡匆

ａ—＝ｂＣＵＲＲＥＮＴ＿ａ１２

ＣＵＲＲＥＮＴ＿ｂ

ａ＜＞ｂ

ＣＵＲＲＥＮＴ＿ａ！＝ＣＵＲＲＥＮＴ＿ｂ

５．３．２．３将转换后的表达式写入指定文件中

要将转换后的表达式写入新建的Ｖｅｆｉｌｏｇ文档中，需要解决以下三个问题：

＞该文档是否是可写的。

≯如何将表达式写入这个新建的Ｖｅｆｉｌｏｇ文档。

≯按照怎样的格式写入才能符合Ｖｅｒｉｌｏｇ

ＨＤＬ的语法规范。

对于第一个问题，在５．３．１．５节中已经提到过，需要在新建这个文档以后，立

刻将该文档的属性设置为可写，设计中使用了ＤＥＢＵＧ（）函数来测试这个文档

的可写性。

对于第二个问题，我们利用了ＭＡＴＬＡＢ自带的功能函数ｆｐｒｉｎｔｆ（）来实现写

入功能。在这里有必要对ｆｐｆｉｎｔｆ（）这个功能函数进行简单的介绍。ｆｐｒｉｎｔｆ（）函

数在使用上的基本格式是：ｆｐｒｉｎｔｆ（ｆｉｄ，ｆｏｒｍａｔ…Ａ．．）。其中参数“ｆｉｄ”表示的是通过

ｆｏｐｅｎ（）函数所获取的文件标识号（ｉｄｅｎｔｉｆｉｅｒ）；参数“ｆｏｒｍａｔ”表示的是后面的

内容按照怎样的格式输出；后面的参数表示需要输出的内容，可以是矩阵Ａ，矩

阵Ｂ等。广义上来说，字符串、数据、数组等都可以认为是矩阵。由于我们主要

处理的对象是字符串和数据，也可以用ｆｐｒｉｎｔｆ（）函数对他们进行处理，通过这

个函数将它们写入新建的Ｖｅｆｉｌｏｇ文档中。具体实现的时候，我们编写了辅助函数

ＶｅｒｉｌｏｇＰｒｉｎｔ（），在实现写入功能的同时，还对每行的偏移量进行了规定，使得最

后生成的Ｖｅｒｉｌｏｇ文档具有更高的可读性。它在转换工具中具有很重要地位，并且

它的代码很短，所以给出ＶｅｆｉｌｏｇＰｒｉｎｔ（）函数实现的代码，方便以后的说明。

ｆｉ．ｍｃｔｉｏｎＶｅｒｉｌｏｇＰｒｉｎｔ（ｖａｒａｒｇｉｎ）

第五章ｓ￡２ｖｌｏｇ和ｆ１．ｉ＂ｌ

ＣＯｒｌｎ的具体实现

ｇｌｏｂａｌ

ｒｉｄ；

ｌｅｎ＝ｌｅｎｇｔｈ（ｖａｒａｒｇ．ｈ１）；

ｉｆｌｅｎ＜１

ｒｅｔｕｒｎ

ｅｎｄ

ｉｆ（１ｅｎ：一１、

％％ｏｎｌｙｉｆｔｈｅｒｅｉｓ１

ｆｏｒｍａｔ

ｓｔｒｉｎｇ．ｎｏ

ｌｅｖｅｌ

ｆｐｎｎｔｆ（ｆｉｄ，【Ｉｎｄｅｎｔｖａｒａｒｇｉｎ｛１｝】）；

ｒｅｔｕｒｎ

ｅｎｄ

ｆｐｒｉｎｔｆ（ｆｉｄ，［Ｉｎｄｅｎｔｖａｒａｒｇｉｎ｛１｝］，ｖａｒａｒｇｉｎ｛２：ｅｎｄ｝）；

ｆｕｎｃｔｉｏｎｓｔｒ＝Ｉｎｄｅｎｔ

ｇｌｏｂａｌ

ｉＬｅｖｅｌ；

ｓｔｒ＝ｒｅｐｍａｔ（’＼ｔ’，［１ｉＬｅｖｅｌ］）；

ｒｅｔｕｒｎ

ＶｅｒｉｌｏｇＰｒｉｎｔ（）函数利用ＭＡＴＬＡＢ自带的功能函数ｆｐｒｉｎｆｆ（）来实现写入功

能，它还调用了一个函数Ｉｎｄｅｎｔ来实现行偏移量的控制。Ｉｎｄｅｎｔ函数的返回值是

一个空格组成的字符串，长度为ｉＬｅｖｅｌ（由后面介绍的ＩｎｃｒＬｅｖｅｌ和ＤｅｅｒＬｅｖｅｌ进

行控制）个＂ｔａｂ”的长度。

但是，应该以怎样的格式将转换后的表达式写入Ｖｅｒｉｌｏｇ文档中才能够符合

ＶｅｒｉｌｏｇＨＤＬ的语法规范，并且实现相应的功能昵？这主要是通过对ＶｅｒｉｌｏｇＨＤＬ

文档进行分部分写入来实现的。我们将整个Ｖｅｒｉｌｏｇ文档分成了以下几个部分并分

别用相应的函数来实现：

≯模块声明部分——用ＷｒｉｔｅＮａｍｅ函数实现。

≯参数定义部分一用ＷｒｉｔｅＰａｒａｍｅｔｅｒ函数实现。

≯端口定义部分——用ＷｒｉｔｅＰｏｒｔ函数实现。

＞初始化部分——用ＷｒｉｔｅＩｎｉｔｉａｌ函数实现。

≯端口映射部分——用ＷｒｉｔｅＭａｐｐｉｎｇ函数实现。

≯状态转换部分（＋）——最重要的部分，用ＷｒｉｔｅＡｒｃｈｉｔｅｃｔｕｒｅ函数实现。

》数据更新部分——用ＷｒｉｔｅＴｒａｎｓｆｅｒ函数实现。

对于以上的每一个部分，在转换工具中是按照上述顺序来实现的，具体来说，

转换写入部分的主程序是如下结构：

ＶｅｒｉｌｏｇＰｒｉｎｔ（‘／／４＋＋４＋＋＋＋＋４＋４＋＋＋ＭＯＤＵＬＥ

ＢＥＧＩＮ

４＋＋＋４＋＋４＋＋＋４＋／Ａｎ’）；

ＶｅｒｉｌｏｇＰｒｉｎｔ（。＼１１’）；

ＶｅｒｉｌｏｇＰｒｉｎｔ（”ｆｉｍｅｓｃａｌｅｌｎｓ／ｌｎｓｈａ’）；

ＷｒｉｔｅＮａｍｅ；

ＩｎｃｒＬｅｖｅｌ；

ＷｒｉｔｅＰａｒａｍｅｔｅｒ；

ＷｆｉｔｅＰｏｒｔ；

ＷｒｉｔｅＩｎｉｔｉａｌ；

电子葶ｉ｝技大学硕士论文

ＷｒｉｔｅＡｒｃｈｉｔｅｃｔｕｒｅ；

ＷｒｉｔｅＴｒａｎｓｆｅｒ；

ＤｅｃｒＬｅｖｅｌ；

№疽ｌｏｇＰｒｉｎｔ（’ｅｎｄｍｏｄｕｌｅｋｎ＇）；

ＶｅｒｉｌｏｇＰｒｉｎｔ（＇／／＋＋＋＋４＋４８＋＋ＥＮＤＭＯＤＵＬＥ＋＋。‘４＋＋４＋８４８８／Ａｎ’）；

其中ｌｎｃｒＬｅｖｅｌ和ＤｅｃｒＬｅｖｅｌ是对行偏移的控制参数ｉＬｅｖｅｌ进行加减操作的，

阻实现对行偏移的控制。下面，通过一个简擎的例子来其体说明以上这些函数怒

翔何对Ｓｔａｔｅｆｌｏｗ框爨进行娃毽懿。其中鼹５．３是Ｓｔａｔｅｆｌｏｗ攥篷，壅５．４是该框黧

包含的数据类型列表。

圈５－３Ｓｔａｔｅｆｌｏｗ框图侧一

第敷章ｓｔ２ｖｌｏｇ和ａｎ＿ｃｏｎｎ的嶷体实现

灏５．４浚Ｓｔａｔｅｆｌｏｗ框图的数据类型

≯ＷｒｉｔｅＮａｍｅ函数是用来生成Ｖｅｒｉｌｏｇ文档中ｍｏｄｕｌｅ的声明和输入输出端

目的声掰酾。具体来说，Ｓｔａｔｅｆｌｏｗ框图酾名称就懿莉为ｍｏｄｕｌｅ酌名称，

框图中的输入输出数据名称就映射为输入输出端阴的名称，另外还加上

了ｃｌｏｃｋ、ｒｅｓｅｔ／ｃｌｒ和ｃｅ信号酶声鞠。在本饲中，箕菰叠声明部分如下：

ｍｏｄｕｌｅＣｈａｒｔ（ｃｌｏｃｋ，ｃｌｒ，ｃｅ，ｉｎ，ｏｕｔ）；

≯ＷｒｉｔｅＰａｒａｍｅｔｅｒ函数是弼慕生成Ｖｅｒｉｌｏｇ文档中参数（ｐａｒａｍｅｔｅｒ）的定义

语句的。对于Ｓｔａｔｅｆｌｏｗ概图中定义的Ｃｏｎｓｔａｎｔ数据，我们将其映射为

Ｖｅｒｉｌｏｇ文糨中静ｐａｒａｍｅｔｅｒ类鳌。需要说裙懿是，在ｐａｒａｍｅｔｅｒ中定义的

参数的名称是按照下面的式子进行转换的：

转换看静操作鼗名＝“ＣＵＲＲＥＮＴ”＋灏搽箨数窝，蓑本铡嚣言，参数

说明部分如下：

ｐａｒａｍｅｔｅｒＣＵＲＲＥＮＴ＿ｃｏｎｓｔ

２

８；

这样做的主要原因是为了和转换厝表达式相一致。

》ＷｒｉｔｅＰｏｒｔ瓣数是爱寒生成遴霉亍臻瓣定义语句静。除了怼在ｍｏｄｕｌｅ声臻中

出现的端闭进行定义以外，由于表达式的转换中使用了前缀为ＶＡＲ和前

缀必ＣＵＲＲＥＮＴ豹变量（叛嚣筵髂秀ＶＡＲ变量彝ＣＵＲＲＥＮＴ交豢），藏

以还需要定义其他的ｒｅｇｉｓｔｅｒ类型的变量和ｗｉｒｅ类型变量，以满足表达

式转换豹鬟求。在Ｓｔａｔｅｆｌｏｗ中毒三耱姻黎器在这个罄分遗雹映射：ｉｎｐｕｔ，

ｏｕｔｐｕｔ和ｌｏｃａｌ。我们根据以下的原则来进行端口的定义：

●难予ｌｇＯ类型为ｉｎｐｕｔ憋数据，定义为羧入竣暖，不定义｛ｌ应戆ＶＡＲ

４５

电子科技大学硕士论文

变量，并且将ＣＵＲＲＥＮＴ变量定义为ｗｉｒｅ类型；

·对于Ｉ／Ｏ蹙型为ｏｕｔｐｕｔ的数据，迩义为输出端１２，并将栩应盼ＶＡＲ

炎萋采ＣＵＲＲＥＮＴ交量都定义为ｒｅｇｉｓｔｅｒ炎型；

·对于Ｉ／Ｏ类型为ｌｏｃａｌ的数据，我们将它麓作是电路内部的寄存器，

并不是输入端鞠或输出端日，所班廷将稻簸的ＶＡＲ变爨和

ＣＵＲＲＥＮＴ变量定义为ｒｅｇｉｓｔｅｒ类犁就可以了。

另羚～个闷题楚经宽，萄５－４中显示了各个数据静爽瀣（Ｔｙｐｅ）。辩予

没有最大最小值的数据，映射的位宽和数据炎型所对废的位宽相同；对

于有簸大僮鬣最夸蘧静数蠢，获麓戆彼宽嚣数据范誉对应豹簸，ｊ、位宽相

同。在本例中，端口说明部分如下：

ｉｎｐｕｔｃｌｏｃｋ，ｅｌｆ，ｃｅ；

ｒｅｇ￡ｌ：蜘ＣＵＲＲＥＮＴ＿Ｓｔａｔｅ；

ｒｅｇ［１：０１ＮＥＸＴ

Ｓｔａｔｅ；

ｒｅｇ【７：０１ＣＵＲＲＥＮＴ＿ｄａｔａ；

ｒｅｇ【７：ＯｌＶＡＲ＿幽ｔａ；

ｉ］ｎｐｕｔ【６．Ｏｌｉｎ；

ｒｅｇ【６：０】ＣＵＲＲＥＮＴ＿ｉｎ；

ｏｕｔｐｕｔ［１５：ｏｔＯｕｔ；

ｒｅｇ［１５：ＯｌＣＵＲＲＥＮＴ＿ｏｕｔ；

ｒｅｇ［１５：０】ＶＡＲｏｕｔ；

》ＷｒｉｔｅＩｎｉｔｉａｌ爱数是矮米生成Ｖｅｒｉｌｏｇ文搂孛鹣餐筵纯语句静，它实瑗对

ｒｅｇｉｓｔｅｒ类型变量的初始化。

》ＷｒｉｔｅＡｒｃｈｉｔｅｃｔｕｒｅ函数是鼹来垒戏Ｖｅｒｉｌｏｇ文搂枣搓述状态攫运行敬港旬

的，这是描述攘个状态机的关键部分。设计中考虑的主要问题是如何来

接述状态的转移。肯定鼹是，我们嚣要熙ａｌｗａｙｓ语旬慕接述状态鲍转移。

这里存在三个问题，…个是关于当前状态的判定；另一个是在确定当前

状态黪情况下，确定转移的方起鄹执行的操挥；还有就是敏感爨戆确定。

在前面的论述中，其实已经介绍了解决第一个问题的办法，那就是对各

个状态进行编号，通过判定当簿状态骢编号采确定当前敖状态。对予

第二个河题我们的考虑是：在Ｓｔａｔｅｆｌｏｗ中，～个状态鬻转移到另一个状

态，必然要满足～定的蘩件，根据条传的不用，它转移的曩的她也不…

样。这样一种鞯性，恰好可以用Ｖｅｒｉｌｏｇ

ＨＤＬ中的ｉｆ－－ｅｔｓｅｉｆ－－ｅｌｓｅ语句来

描述。因此，最基本的框架就楚月ｉｆ－－ｅｌｓｅｉｆ－－ｅｌｓｅ语句来描述状态的转

移。前颟的介缁中已经说明，我们的转换工其怒支持连接节点（Ｃｏｎｎｅｆｉｖｅ

Ｊｕｎｃｔｉｏｎ）对象的。在具体处理时，我们将连接节点视为瞬时状态进行处

理，它不包含任何的操作，并艇只在状态转移过程中磁现。由于它出现

第五章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｒｍ的具体实现

在状态转移的过稷中，所以在搐述状态机运行的语句中磁该包含对它的

搂述；同时由于它可以认为是一个状态（尽管是瓣时的），所以也可以

用ｉｆ－－ｅｌｓｅｉｆ－－ｅｌｓｅ语句来描述，只是这组针对节点绉述的ｉ卜ｅｌｓｅｉｆ－－ｅｌｓｅ

语句应该嵌套在描述实际状态转移的ｉｆ－－ｅｌｓｅｉｆ－－ｅｌｓｅ语句中。转移的方

向由转移条件来确定。要执行的揉作则是与在Ｓｔａｔｅｆｌｏｗ中糯定的操作相

一致。Ｓｔａｔｅｆｌｏｗ中规定：

·如采肖满足条件盼转移发生，那么执行操俸将包括：源状态中豹Ｅｘｉｔ

Ａｃｔｉｏｎ和目的状态的Ｅｎｔｔ３，Ａｃｔｉｏｎ。如果有的话还包括Ｔｒａｎｓ城ｏｎ

ＣｏｎｄｉｔｉｏｎＡｃｔｉｏｎ、ＴｒａｎｓｉｔｉｏｎＡｃｔｉｏｎ。（转换工其并没有提供对Ｅｘｉｔ

Ａｃｔｉｏｎ的支持）

·热票没有满避条辞懿转移发垒，燹菰行漂获卷串酶ＤｕｒｉｎｇＡｃｔｉｏｎ。

对于第三个问题，设计中建将所有的前缀为“ＣＵＲＲＥＮＴ＿”的变煅（包

捂ｒｅｇｉｓｔｅｒ变量帮袄态交爨）维兔ａｌｗａｙｓ语訇游敏感量。Ｓｔａｔｅｆｌｏｗ框蓬

中舰定了状态的Ｄｕｒｉｎｇ

Ａｃｔｉｏｎ，这是在状态不发生变化时执行的操作。

黧祭在Ｄｕｒｉｎｇ

Ａｃｔｉｏｎ孛惫含了对菸数撵豹攥终，粼需要将该数据转换后

所对应的ｒｅｇｉｓｔｅｒ变量加入到敏感艇中；如果没有包含对菜数据的操作，

我键将它转换螽群对应熬ｒｅｇｉｓｔｅｒ变耋趣入翻敏感爨中逡不会对转换焉状

态机的运行产生影响，所以我们需露将所以这类ｒｅｇｉｓｔｅｒ变量加入到敏感

茧孛。显然戆，Ｓｔａｔｅｆｌｏｗ掰描述熬姨态臻是与当麓状态有关懿，转换爱

也需要将状态变量加入到ａｌｗａｙｓ语句的敏感量中。

》ＷｒｉｔｅＴｒａｎｓｆｅｒ函数是露寒生成Ｖｅｒｉｌｏｇ文搂中捶述状态转移熬语句戆，慝

时，它也完成对前缀为“ＣＵＲＲＥＮＴ”的变量的赋值操作。它也魁～个

ａｌｗａｙｓ语旬，它懿敏感量只毒ｃ＆。采熙煞复位方式是同步复位。

下面给出一个很简单的例子，让大家有一个形象的认识，到底转换后的

Ｖｅｒｉｌｏｇ文楼结秘怒怎样黪。銎５．５是一个麓謦鲍Ｓｔａｔｅｆｌｏｗ铡予。

电子科技大学硕士论文

图５－５一个简单的Ｓｔａｔｅｆｌｏｗ例子

用我们的转换工具将这个简单的状态机转换成Ｖｅｒｉｌｏｇ

ＨＤＬ描述的结果如

下所示，限于篇幅，对每一部分，我们都只给出了部分结果。

、ｔｉｍｅｓｃａｌｅｌｎｓ／ｌｎｓ

ｍｏｄｌｌｌｅ

ｔｅｓｔｌ（ｃｌｏｃｋ，ｃｌｒ，ｃｅ，ｓｔ，ｔｅｍｐ，ｉｎ）；

ｉｎｐｕｔ

ｃｌｏｃｋ，ｅｌｒ，ｃｅ；

ｒｅｇ

ｆｌ：０１

ＣＩ瓜ＲＥＮＴ

Ｓｔａｔｅ；

ｒｅｇｆ１：０１

ＮＥＸＴ

Ｓｔａｔｅ；

ｏｕｔｐｕｔ『７：０１ｓｔ；

ｒｅｇｆ７：０１ＣＵＲＲＥＮＴ

ｓｔ；

ｒｅｇ『７：０１

ＶＡＲ

ｓｔ；

ｏｕｔｐｕｔ『７：０１ｔｅｍｐ；

ｉｎｉｔｉａｌ

ｂｅｇｉｎ

ＣＵＲＲＥＮＬｓｔ＜２Ｏ；

／／＋｝女｝｝｝｝｝幸｝｛｝｝４

ＢＥＧＩＮＡＲＣＨＩＴＥＣＴＵＲＥ

４｝母｝十｝｛｝牛率丰年＊１１

ａｌｗａｙｓ（盈ｆ

ＣＵＲＲＥＮＴＳｔａｔｅｏｒＣＩＴＲＲＥＮＴｓｔｏｒ……１

ｂｅｇ矗ａ／／‘ｂｅｇｉｎａｌｗａｙｓ

ｃａｓｅｒＣＩ『ＩｉＲＥＮＴＳｔａｔｅ）

Ｏ：１１＂ｖｉｒｔｕａｌｓｔａｔｅ

１１＂Ｅｘｅｃｕｔｅ

Ｔｏｐ

ＬｅｖｅｌＤｅｆａｕｌｔＴｒａｎｓｉｔｉｏｎｔｏｉｎｉｔｉａｌｓｔａｔｅ

ｂｅｇｉｎ／／＊ｄｅｆａｕｌｔ

ｔｒａｎｓｉｔｉｏｎ

ｉｆ（１）

ｂｅｇｉｎ／／＊ｄｅｆａｕｌｔ

ｔｒａｎｓｉｔｉｏｎ

ＶＡＲｓｔ＜－１２４：

ＶＡＲ

ｔｅｍｐ＜＝１３５；

ＮＥ｝（Ｔ

Ｓｔａｔｅ＜＝１：／／＋｛十４Ｏｆｆ十｝｝４／／：

ｅｎｄ／／＊ｄｅｆａｕｌｔｔｒａｎｓｉｔｉｏｎ

ｅｎｄ／ｔ＊ｄｅｆａｕｌｔ

ｔｒａｎｓｉｔｉｏｎ

１：１１＂｝女４０ｆｆ＋女｝＋／／

第五章ｓｆ２ｖｌｏｇ和０．１２

ｃｏｒｍ的具体实现

ｉｆ（ＣＵＲＲＥＮＴｉｎ＞＊３１

一

ｋｇｉｎ

ＶＡＲｓｔ＜一Ｃｔ球ＲＥＮＴｓｔ十ＣＵＲＲＥＮＴ

ｔｅｍｐ；

ＮＥＸＴＳｔａｔｅ＜＝２：／／＋ｉ｝４ｏｎ｝｝十＋／，：一

ｅｎｄ

ｄｓｅ

ｂｅｇｉｎ

｜净Ｅｘｃｕｔｅ

ｄｕｒｉｎｇ

ａｃｔｉｏｎ

｜净Ｅｎｄ

ｄｕｒｉｎｇ

ａｃｔｉｏｎ

ＮＥＸＴ

Ｓｔａｔｅ＜＝ｌ；／，８｝籼’ｏ仃幸中枣半／，：

ｅｎｄ

２：……

ｄｅｆａｕｌｔ：ＮＥ）（Ｔ

ｓｔａｔｅ《＝Ｏ：

ｅ１１ｄｃａｓｅ

—

ｅｎｄ／／４ｅｎｄ

ａｌｗａｙｓ

／／ｏ章幸枣章￥￥幸母幸翱＃牵唪ＥＮ强ＡＲＣ疆ｆＴ鐾Ｃ１誓『ＲＥｏ￥事掌掌｝籼＃枣，＃￥毒聿∥

／／４＋＋＋４￥＋。＋。ＢＥＧＩＮＳＴＡＴＥ

ＡＮＤＤＡＴＡＴＲＡＮＳＦＥＲ＃｝｛∞｝｝｝女｝４／，

ａｌｗａｙｓ◇（ｐｏｓｅｄｇｅｃｌｏｃｋ）

ｉｆ（ｄｒｌ

ｂｅｇｉｎ

｜ｆ４卑粤卑毒每Ｂｅｇｉｎ

ｄａｔａｔｒａｎｓｆｅｒ雌雄｛｛４秘

Ｃｌ，弑ＲＥＮＴｓｔ＜＝Ｏ：

ＣＵＲＲＥＮＴｔｅｍｐ如Ｏ：

ｅｎｄ

ｅｌｓｅｉｆ（ｃｅｌ

ｂｅｇｉｎ

疗４４￥｝｝４

Ｂｅ菇ｎ

ｄａｔａ

ｔｒａｎｓｆｅｒ女￥女｝４∥

Ｃ｛稼ＲＥＮＴＳｔ＜＝ＶＡＲｓｔ：

ＣＩ腺ＲＥＮｌｊｅｍｐ审ＶＡＲ＿ｔｅｍｐ；

ｅｎｄ

，，母｛‘４籼Ｂ｝＃￥丰ＥＮＤＳＴＡＴＥＡＮＤＤＡｒｒＡ

ＴＲＡＮＳＦＥＲ宰女章串母牢￥卡芈‘，，

ｅｎｄｍｏｄｕｌｅ

相信通过对实际转换结暴的大致介绍，读者已经能够对转换工巢所实现的

功能有足够的认识了。

５．３．３对并行状态机的支持

一Ｅ街的分幸斤都是针对非并行状态机进行的，前文中已经掇到转换ｊ：具支持

并行状杰机，下面就转换工具怒如何对并行状恣机提供支持的闯题进行说明。

潍：本节中，“并行状态榭ｌ”指整个Ｓｔａｔｅｆｌｏｗ框瞬：“各个并行孵状态枫”

指上层的各个并行状态。二者农本节中是有区别的。

电子科投大学硕士论文

５＿３．３，１并行状态税和菲并｛彳状态枫韵异同点

劳幸亍状态规和非劳褥状态枧的主爱区剐蠢戳下几个方嚣；

Ａ．非并行状态机中，某时刻只能有一个活跃状态；并行状态机中，允许多

个状态在同一对刻是溪跃鲍。

Ｂ．非并行状态机中，任意两个状态之间总是存在一条路径将二者连接起来；

并行状态机中，任意的硒个状态之间两自＆不存在这样的路径。

ｃ．非并行状态机中，下一个状态只会受副当前嗽一的活跃状态的影响；并

行状态机中，下一状态可能会受到当盼多个活跃状态的影响。

Ｄ．在转换工其支持的范围内，非并行状态杌是单层结构，而并行状态机是

双层结构。

獠了这些随鄹欧盼，并行状态税帮非并行状态税蒸本一致。这使得我们可以

在处理非并行状态机的基础上，来完成对并彳亍状态机的处理。对于我们需要分橱

的祷拣来说，主要酶醒弼在于ｅ积Ｄ。下面锌ｊ｝｜这两点谎确转羧工其怒如何处理

的。

５。３．３，２荠行状态机的层次络构

程莠嚣状态撬孛，凝个Ｓｔａｔｅｆｌｏｗ掇图熬结梅是努梵了上下舞层。上善是各个

并行的状态机，处于下层的是每个并行的状态机所包含的非并行状态。从建模的

是度来器，可默认为整个薯行状态规控燃一个宠整熬系统，各个著嚣翁状态承控

制组成该系统的各个模块，下牒的非并行状态就是各个模块的当前模式。一个简

单的并行状态枧如下熙５－６所示：

５０

第五章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｍａ的具体实现

蚓５－６并行状态机

在这个并行状态机中包含了两个并行的状态机ｓ１和ｓ２，下层状态的名称均

为ａ和ｂ。尽管下层的名称是相同的，但是他们的Ｉｄ和上层状态是不一样的，所

以不会造成混淆。在处理的时候，我们使用了函数ＰａｒｓｅＨｉｅｒａｒｃｈｙ。具体的做法是

通过“ｆｉｎｄＳｈａｌｌｏｗ”方法先找出处于上层的状态，如果是并行状态机，再通过

“ｆｉｎｄＳｈａｌｌｏｗ”方法找出下层的状态。建立上下层之间的关系的时候，使用了函

数ＰａｒｓｅＢｏｔｔｏｍＨｉｅｒａｒｃｈｙ。上下层之间的关系存储在结构ｓｔａｔｅｓ的最后一个元素

“ＢｏｔｔｏｍＳｔａｔｅｓ”中。需要说明的是，函数ＰａｒｓｅＢｏｔｔｏｍＨｉｅｒａｒｃｈｙ是一个递归函数，

可以对多层结构的状态机建立上下层关系，为处理多层次结构的状态机做了个准

备。建立上下层关系的方法很简单，以图５－６所示的状态机为例，上层状态ｓ１包

含了两个子状态ａ和ｂ。则在ｓ１对应的ｓｔａｔｅｓ结构中，把两个子状态的编号加入

到元素“ＢｏｔｔｏｍＳｔａｔｅｓ”中；在ａ和ｂ对应的ｓｔａｔｅｓ结构中，把元素“ＰａｒｅｎｔＩｄ”设

置为状态ｓｌ的Ｉｄ。这样就将上下层状态的关系建立起来了。

５．３．３．３各个状态机子状态的判定和转换方式

在并行状态机中，下一状态可能会受到当前多个活跃状态的影响，在Ｓｔａｔｅｆｌｏｗ

框图中表现为可能用ｉｎ函数来判定各个并行状态机的予状态，并执行相应的操

作。比如：并行状态机中有三个并行的状态机Ａ、Ｂ、ｃ，各自有予状态Ａｌ和Ａ２、

Ｂ１和Ｂ２、Ｃ１和Ｃ２，我们可以用ｉｎ（Ａ．Ａ１）和ｉｎ（Ｂ．Ｂ２）来判定状态机Ａ是否处于

子状态Ａｌ，状态机Ｂ是否处于子状态Ｂ２。在Ｖｅｒｉｌｏｇ中并没有这样的系统函数可

以调用，同时也无法直接解析这个ｉＩｌ函数。不过我们知道ｉ１１函数返回的是一个

电子科技大学硕士论文

布尔值，这就使得我们并不需要解析这个函数，而直接从功能方面来分析它就可

以解决这个问题了。当状态机Ａ处于子状态Ａｌ时，ｉｎ（Ａ．Ａ１）的返回值是“１”；

当状态机Ａ不处于子状态Ａ１时，ｉｎ（Ａ．Ａ１）的返回值是“０”。因而从功能方面

来说，ｉｎ函数的功能相当于：（ｓｔａｔｅＡ＝＝Ａ１）。如果对状态Ａ１的编号是５，状态

机Ａ的编号是１的话，就可以将ｉｎ（Ａ．Ａ１）转换为（ＣＩ爪ＲＥＮＴＳｔａｔｅｌ＝＝５）。

它同样可以对状态机Ａ是否处于子状态Ａ１进行判断，并且这是一种符合Ｖｅｒｉｌｏｇ

ＨＤＬ规范的一种描述方式。不过，转换工具暂时还只能支持在转移条件中使用ｉｎ

函数，没有在Ａｃｔｉｏｎ中加入对ｉｎ函数的支持。

５．４顶层网表分析工具的设计

对于顶层的概念需要先说明一下，这里所谓的顶层不是指我们设计的模块本

身，而是指该模块内部的首层。

当用ＳＩＭＵＬＩＮＫ设计一个模块的时候，它往往是由许多子模块组成的。对于

比较复杂的系统，由于子模块之间的连接关系繁杂，光是用肉眼观察是很难发现

连接是否完全正确，需要一个分析工具来完成这件事情，这成了开发本工具的源

动力。该分析工具所要分析的对象是顶层的予模块及其连接。对于这个分析工具

的设计，总体上是沿用了转换工具设计的基本思路，只是在具体的功能函数的使

用Ｅ有所区别。

５．４．１分析工具设计的具体方案

对于分析工具设计的基本方案，我们也是选择了在ＭＡＴＬＡＢ平台下，利用

ＭＡＴＬＡＢ自身提供的ＡＰＩ和功能函数对ＳＩＭＵＬＩＮＫ模型进行分析。在确定设计

方案的过程中，主要面临以下几个问题：

》ＳＩＭＵＬＩＮＫ中构建模型需要调用库模型，我们如何来选择库文件。

≯ＳＩＭＵＬＩＮＫ中构建的模型是无法定义端口位宽的，我们需要采取何种方

式来处理位宽问题。

》最后生成的Ｖｅｒｉｌｏｇ文档应该使用怎样的描述方式。

对于库文件的选择上，我们是这样考虑的：ＭＡＴＬＡＢ自身虽然提供了丰富

的库模型供我们在构建模型时使用，但是它不见得能够满足设计的所有需要，在

必要的时候，需要自建库模型来构建模型；同时，在构建一个模型的时候，不可

能用到太多的库模型，如果设计的分析工具连这些未使用的库模型也进行分析的

第五章ｓｆ２ｖｌｏｇ和ａｎ

ｃｏｎｎ的具体实现

话，显然会降低分析工具的效率。所以，我们希望所有使用到的库模型都包含在

同一个库文件中，显然这样的库文件只有自建了。

在ＳＩＭＵＬＩＮＫ中是无法对构建的模型的端口位宽进行定义的，在不知道端

口位宽的情况下，是无法用ＶｅｒｉｌｏｇＨＤＬ来对模型进行描述的。所以，必需要有

其他外部文件来对端１：３位宽进行定义，我们才能用ＶｅｒｉｌｏｇＨＤＬ对模型进行描述。

也就是说，我们要通过分析另外一个文件来获取端口位宽信息。在设计中，我们

是有这样的一个特定的文件来提供端口位宽和类型信息的。关于这个文件的具体

结构，我们将在设计实现部分进行介绍。

在对生成的Ｖｅｒｉｌｏｇ文档使用何种描述方式的问题上，我们选择的是结构描

述。之所以选择结构描述主要是由分析工具的功能决定的。顶层网表分析工具的

功能是只对顶层各个模块间的连接进行分析，并给出Ｖｅｒｉｌｏｇ

ＨＤＬ描述，而不对

各个模块迸行具体的描述，所以只需要用结构描述方式将各个顶层模块的连接表

述清楚就可以了。

解决了以上三个问题，对于分析工具的设计就可以进入实现阶段了。

５．４．２分析工具的具体实现

从方案分析可以看出，分析工具分析的对象不仅仅是构建的模型本身，还

应该包括库文件和提供端口信息的特定文件。

在方案分析中已经提到，在构建ＳＩＭＵＬＩＮＫ模型这前，需要自己创建库文

件。至于如何创建库文件，它不是分析工具设计的一部分，本文中对于这个问题

不予介绍。

至于提供端口信息的特定文件，本来它也不是分析工具设计的一部分，不

需要说明的。但是，后来我们发现这个文件的编辑是很繁杂、枯燥的，有大量的

重复工作，所以决定设计一个该文件的生成程序作为分析工具的辅助工具。使用

生成程序后，我们对该文件的编辑变得非常简单、快捷。所以在这里，首先简要

介绍一下该文件的格式和它的生成程序。

５．４．２．１特定的文件和它的生成程序

提供位宽信息的特定文件有两个主要特征：

》这个文件需要以文本方式打开。如果是用生成程序生成的文件，它本身

就是一个文本文件。

≯这个文件拥有特定的结构，用浅显易懂的方式给出了各个端口类型和位

电子科技大学硕士论文

宽的定义。

上文中已经说明，分析工具之所以需要分析这个文件的内容，是因为这个文

件中包含了端口位宽信息，而这正是在ＳＩＭＵＬＩＮＫ中无法定义的部分。最方便的

：疗式当然是以文本格式给出位宽和类型信息，这样我们可以用比较简单的文本分

析方式来获取的信息，而不必做任何的转换工作。为了简化分析的过程，我们要

求这个文件必须以文本方式打开。

该文件的结构是比较特殊的，它包含了模型的端口信息和各个库模块的端口

信息。其中，模型端口是指ＳＩＭＵＬＩＮＫ中所建立的模型的端口，不包含子模块的

端口；库模块端口是指自建的库文件中模块的端口，而不是ＳＩＭＵＬＩＮＫ中提供的

库中的模块端口。现在通过一个简单的例子来说明文件的结构。下面给出了对一

个特定模块的端口的描述：

２２’ｐ／ａ＜－－－－

ＩｎＰｏｒｔｌ＝ｕｉｎｔ（１）

ＩｎＰｏｒｔ２＝ｕｉｎｔ（８）

ＩｎＰｏｒｔ３＝ｕｉｎｔ（８）

ＯｕｔＰｏｒｔｌ＝ｕｎｉｔ０）

ＯｕｔＰｏｒｔ２＝ｕｎｉｔ０６）

在该描述的第一行给出了模块名称和它所在文件的名称，在这个例子中，模

块名称是“ａ”，所在模型或库的名称是“Ｐ”。第二到六行描述了该模块的端口信

息包含三个输入端口和两个输出端口。位宽信息放在括号中，对于上述模块，它

的三个输入端口的位宽分别是ｌｂｉｔ、８ｂｉｔ、８ｂｉｔ，两个输出端口的位宽分别是ｌｂｉｔ

和１６ｂｉｔ，他们的数据类型都是ｕｉｎｔ（ＵｎｓｉｇｎｅｄＩｎｔｅｇｅｒ）。对于每一个模块，我们

都是采用这样的方式对他们的端口进行描述。

对于该文件的生成程序，主要分成了两个部分。第一部分是通过对模型进行

分析，生成对该模型端口的描述；第二部分是通过对库文件的分析，生成对库模

块端口的描述。所有的模块描述形式都如前文介绍的描述形式相一致，只是端口

类型全部定义为ｕｉｎｔ，位宽全部定义为８ｂｉｔ。这样，我们只需要对生成文件进行

简单的修改就可以完成对所有端口类型和位宽的定义了。

５．４．２．２特性参数的获取

对顶层模型的分析采用的方法和转换工具对Ｓｔａｔｅｆｌｏｗ框图的分析类似，首先

是获取模型的句柄，有了旬柄，就可以通过对句柄采取一定的操作来获取它的特

性参数了。在获取了特性参数以后，进行分类存储，然后将它写入新建的Ｖｅｒｉｌｏｇ

文档中。在实际的设计中，我们主要采用“ｆｉｎｄ＿ｓｙｓｔｅｍ”和“ｇｅｔ＿ｐａｒａｍ”这两个

第溉章ｓｆ２ｖｌｏｇ和ａｎｃｏｒｍ的具体实现

ＭＡＴＬＡＢ自带的功能函数来获取特性参数。下面对这两个函数避行简单的介绍。

“ｆｍｄｓｙｓｔｅｍ”函数的功能怒获取系统、模块、端口、连线釉注释的旬柄，

其使用方法如下：

ｆｉｎｄ＿ｓｙｓｔｅｍ（ｓｙｓ，’ｅｌ’，ｃｖｌ，’ｃ２‘，ｅｖ２，．）；

其中，ｓｙｓ表示豹是霈要分析的系统域模块名称，ｃｌ、ｃ２表示的是对我们要

查找的对象的约荣类型，ｅｖｌ、ｃｖ２表示相应的约柬条件，而整个袭达式返回的是

在我们分掰静系统藏模块ｓｙｓ中，满足约寐条辞鹩旬柄。魄如：

ｆｉｎｄ＿ｓｙｓｔｅｍ（’黼ａｆ，’ＦｉｎｄＡｌｌ’，’ｏｎ’，’Ｔｙｐｅ’，’ｌｉｎｅ’）；

返西豹是在系统ａａａ中掰有逡线静訇稿。

“ｇｅｔ

灵分绥努辑工吴串最常蠲瓣一耱：ｇｅｔＡｇａｒａｍ（ｈａｎｄｌｅ，＇ｐａｒａｍｅｔｅｒ＇）；

其中，“ｈａｎｄｌｅ”代表需要分析的系统、模块或端口的旬柄，

“ｐａｒａｍｅｔｅｒ”

表示其箨嚣要获取豹震毪，魄螽“Ｎａｍｅ”，＂ＢｌｏｃｋＴｙｐｅ”等。

通过这两个功能函数，可以获取所需的绝大多数信息，但是，这不是全部。

上文孛已经提要分爨王吴鬻要分攒豹对象还包括了一个援供臻舞类型窝垃宽薅意

的的文件，幸而ＭＡＴＬＡＢ提供了“ｆ§ｅｔｌ”功能函数对文本进行分析，这大大方

爱了我嚣瓣蘧墨类篷蠹位宠售患熬获壤。

５．４．２．３特性参数的存储

在特骸参数酌存储上，我们沿用了转换工其的设计总路，先分类后存储。在

设计之初，我们希遵将所有的对象分成了模块、恣线和端阴。但是，后来发现对

予痒文件中的鞴口，ＭＡＴＬＡＢ在处理时瞧是按照模块来处理的，只是锻稍的

ＭｏｄｕｌｅＴｙｐｅ不同。所以最厢我们只将对象分成了两类连线和模块。为了区分到底

是霹文粹中盼模块还是ＳＩＭＵＬｔＮＫ中模黧文箨中静模块，我们建立了两个不同静

结构来处理这个问题。

具体采说，我稍总共薅立了ｇ＿ｂｌｏｃｋ、ｇｌｉｎｅ帮ｇ＿ｍｏｄｕｌｅ三个结构采存储籍

性参数。其中ｇ＿ｂｌｏｃｋ存储的是库文件中的模块信息，ｇ＿ｌｉｎｅ存储的是ＳＩＭＵＬＩＮＫ

模瀑中静迤线信惠，蠢ｇ

ｍｏｄｕｌｅ翔存储了ＳＩＭＵＬＩＮＫ模黧孛豹模块鹃蔫慧。在

具体构建这些结构的时候，我们所考虑的闽题是：如何将这些信息关联起来。

对于鬈ｂｌｏｃｋ秘ｇ

ｍｏｄｕｌｅ之瓣瓣联系，ＭＡＴＬＡＢ垂身提供缀静静瓣决办法。

当ｇｅｔｐａｒａｍ函数的“ｈａｎｄｌｅ”参数是ＳＩＭＵＬＩＮＫ模型中菜一个模块的旬柄，并

豆“ｐａｒａｍｅｔｅｒ”参数设置麓“ＲｅｆｅｒｅｎｃｅＢｌｏｃｋ”露，它返霾豹是该攥浚对应瓣淳模

电子科技大学硕士论文

块在霹文件中的名称，丽库文件中的模块名称是准一的。这样就可以用库模块名

将ｇｂｌｏｃｋ和ｇｍｏｄｕｌｅ联系越来。

魄较麻颓静是祷ｇｌｉｎｅ和ｇｍｏｄｕｌｅ联系熬来。如巢在ｇ＿Ｉｉｎｅ结构中只存储了

连线的信息，我们需要多重循环来实现连线和端口的对应，这照然降低了程序的

挠行效率。嚣貌，在实际设计中，是按照源模块、源端弱、目的模块和目的端１３

的方式来对结构ｇ＿ｌｉｎｅ进行定义的。这样的定义方式禚初始化的时候要麻烦一烘，

但是对于疆螽浆使蘑主却提赢了程痔静荔ｋ行效率。

５．４．２，４分析工具的结构和锯部分功能

有了转换工具的设计经验，就可以按照设计转换工具的基本结构采设计分析

工具。分柝工具的设计圊样分成了秀大部分：特，睦参数获取与毙较辩分积尘残

Ｖｅｒｉｌｏｇ

ＨＤＬ描述部分。

特性参数的获取与比较部分的主要功能蔻：完成傣惠的获驭、存诺霹比较。

这其中包含了四个主受的函数＃ＰａｒｓｅＡｒｇｕｍｅｎｔｓ（）、Ｉｎｉｔｉａｌｉｚｅ（）、ＣｏｍｐａｒｅＰｏｆｔ

和ＰａｒｓｅＵｓｅｄＰｏｒｔ。其中ＰａｒｓｅＡｒｇｕｍｅｎｔｓ（）函数的作用是检查输入参数是否正辘，

Ｉｎｉｔｉａｌｉｚｅ（）函数的作用是完成特性参数的获淑，并将它们存入上节中提到的新

建结构当中。这两个西数基本。ｔ是效仿转换工嶷设计的，由于裁文已经蠢质论述，

这摹不褥作详细的说嘲。

ｃｏｍｐａｒｅＰｏｒｔ函数的作用怒比较逢线的源端口和目的端口的位宽和类型是覆

一致。如果位宽不～致，将给嬲错误信息，毽楚不会马上终止程序的执行：翔果

类型不一致将给出警告信息。在所有涟线的源端口和目的端口都比较究以后，如

莱有锩才终止弦序的虢行。

Ｐｍ苫ｅＵｓｅｄＰｏｒｔ函数的作用楚对设计的模块中没有使用的端日进行统计。如果

该禳块瞎身酌端日授有使孀，煲ｌ给密错误信惠＃如果是内部模数的端矗没有使用，

则给出警告信息。在统计完所有端口后，如果有错误产生将终止程序的运行。

对予生成ＶｅｒｉｌｏｇＨＤＬ籀逐帮分，翁文中穗经提到需要的描述方式是结构描

述。这擐主要涉及到的问题是：模块调用时端阳对应方式是采俺名称关联方式还

是粟瑶位置关鞭方式。名穗关联方式下，端日连接表雨最式翘指麓了与每个外部

信号端子相连的端口名，可以很方便的森看内部连接情况；在佼置关联方式下，

各令蔷孽漆予必须按照次序鑫璇在藕匿连接表中，弗置不翻予焱看内部的连接精

况，所以在设计时最终选择了名称关联方式来对模块进行调用。

帮转换工爨一襻，程生藏ＶｅｒｉｌｏｇＨＤＬ播述部分还怒分残了几个主菠静丞数。

第五章ｓｆ２ｖｌｏｇ和ａｎ＿ｃｏｎｎ的具体实现

包括了ＷｒｉｔｅＮａｍｅ、ＷｒｉｔｅＰｏｒｔ袭ＷｒｉｔｅＡｒｃｈｉｔｅｃｔｕｒｅ。其中，ＷｒｉｔｅＮａｍｅ生戏Ｖｅｆｉｌｏｇ

文档中对模块和端口的声明；州ｔｅＰｏｒｔ生成该文档中对端口的定义。在这个部分

中，最纛要魏一个函数楚ＷｒｉｔｅＡｒｃｈｉｔｅｃｔｕｒｅ。它憩含了鼹个部分，一个慰生藏＇对逡

线的定义，另一个是生成对系统的顶层网表的描述。

在ＭＡＴＬＡＢ中，对手一源多寝的建线是没有进行合芳豹，比如说巢模块上

的输出端口ｐｔ和另一个模块上的端口ｐ２，ｐ３均相连。对于这样的连线我们将获

褥三个不同豹旬橱，分剐表示逑线ｐｌ－－ｐ２、ｐｔ—ｐ３和ｐｌ一（ｐ２，ｐ３），但是实酥

上它们在物理上是同一条连线。因此，在生成辩连线的插述之前，我们需要做的

工｛乍是将所有的连线进行合并，合并的准则就怒只要源端口相同，那么就对这样

的连线进行合并。这个工作本来可ｌ奠在特性参数获取阶段完成的，但怒由于最初

的考虑不够周全，所以该部分的工作留在了这飘来完成。

在对连线滋行描述的时候，还涉及副对连线的命名。实际设计中对连线的命

名规则蹙：

》如果僚宽是ｌｂｉｔ的连箴，将其命名为“ｗｉｒｅｘ”其中“ｘ”是ｗｉｒｅ静编号。

≯如果位宽不是Ｉｂｉｔ的连线，将其命名为“＼ｗｉｒｅＸｗｉｒｅ

的编号，ｙ表示第凡往。

有了这样的命名规则，在生成的Ｖｅｒｉｌｏｇ文梢中对连线的描述就比较容易理解

了。

ＷｒｉｔｅＡｒｃｈｉｔｅｅｔｕｒｅ函数的另～个功能是生成对顶层网表的描述。上文中已经说

翡我稍佼露耱怒名称关联方式对模块遽行调蘑。在接述方式上，我翻采箱连线俸

为桥梁对端口间的连接关系进行描述，而不是壹接描述浆端口与另一个端口相连。

举键来说，魄瑟模块Ａ耱漆ＶＩＰＡ帮穰块Ｂ豹壤墨ＰＢ稽连，｛邈销之瓣豹连线定

义为“＼ｗｉｒｅｎ”，在描述时我们采取的方式是将ＰＢ和ＰＡ端口郜描述为与连线

＼ｗｉｒｅ珏穗连（霞宽受ＢＷ）。蘩：

ＬＩＢ＿Ａ

Ａ（．ＰＡ（｛＼ｗｉｒｅｎ［ＢＷ－１］，＼ｗｉｒｅｎ［ＢＷ－２］，．．，＼ｗｉｒｅ＿ｎ［０ｌＩ），．．）；

ＬＩＢ～Ｂ彗（。ＰＢ（｛＼ｗｉｒｅ＿ｎ婆ｗ－１］，＼ｗｉｒｅｎ墨Ｗ－２］。。，＼ｗｉｒｅｎ髓≥），．．．）；

其中，ＵＢ

Ａ和ＬＩＢＢ分别是模块Ａ和模块Ｂ对应的库模块名。

这糖瓣接述方式，农去了对一嚣多撵倍瀑串多个基戆逡熬剿瑟，应该是提麓

了程序的执行效率。

最蔟，惑续一下努掰工具中熬睫射方式：

＞设计模块的名称映射为网表文件的模块名；

≯浚计模块戆囊蹦名蛱射为嬲表文转豹蠛题名；

５７

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＞库文件中的瘁模块映靖尊为网表文件中的调用模块；

≯顶层各个的模块映射为网表文件中调用的实例；

≯莉用迄线作为桥梁对端口滴的连接关系进行描述。

生成网表的描述悬设计分析工具的最初目标，在分析工具能够以正确方式对

连接关系进行描述后，分析工燕的设计也就告戳段落了。对予分析工懿在实醚系

统设计中的作用，我们将在下一章的综合实例中进行介绍，在这里就不举例详细

说碉了。

本章对两个ＥＤＡ工具的设计工作做了一个比较详细的说明，在下一章中，

我们将餐窝这掰个工萁豹其髂痰矮实铡。

第六章实铡分析

第六章实例分析

一个系统的基本结构可以分残三个郝分：按剿逻辑、数据遁道和存储单元。

对于使用ＳＩＭＵＬＩＮＫ进行建模、仿真来说，已经有功能强大的工具软件对数据通

道积存｛港单元进雩亍处理，对于接露《逻辑部分，现在我弹ｊ有转换二ｌ二具进行处理，对

于模块间的连接关系，可以使用分祈工其进行处理。这样，就可以将这些工其集

中起来瓣整个系统进行处理了。本章将通过两个实例的设计过程对课题中设计的

两个ＥＤＡ工具的应用作一个说明。需骤说明的是由于ＳＩＭＵＬＩＮＫ仿真中有自己

的时钟，所以在仿真过程中没有加入时钟信号，只提供端口；另外，由于转换工

具在转换过程中将提供全局复彼帮全局使能信母，在彷囊过程中也只提供了端日，

没有实际的内部连接。

６，１复数乘法器的设计

对于复数乘法，其宪整的模块结构如图６－１所示

圈６－ｔ复数豢法器缀携捱銎

５９

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整个模型的功能是计算Ｄｉｎｌ和Ｄｉｎ２两个复数的乘积，结果由Ｄｏｕｔ给出。

Ｃｏｎｔｒｏｌｌｅｒ模块采用并行状态机设计，它给出了ｍｅｍｏｒｙ模块和ｄａｔａｐａｓｓ模块的读

写控制信号，具体的框图将在后面给出（图６．２）。在ｍｅｍｏｒｙ模块的设计上采用

了“ＰｉｎｇＰａｎｇ－－Ｂｕｆｆｅｒ”设计；而ｄａｔａｐａｓｓ模块则采用了两级流水结构，二者均是

由自建的Ｓ－Ｆｕｎｃｔｉｏｎ作为功能模块，由于篇幅有限，这里不对Ｓ．Ｆｕｎｃｔｉｏｎ的编写

进行介绍了。Ｉｓｖａｌｉｄ信号是用来指示当前的输出是否有效的标志。另外在全局使

能信号ｅｌｌ有效后，需要一个周期完成从初始状态到处理状态的转移，所以整个系

统的延时将有四个周期。

图６－２复数乘法器的控制逻辑

在ＳＩＭＵＬＩＮＫ中仿真的结果如图６—３所示：

第六章实例分析

图６—３输入数据和输出结果

图６．３中，左图依次是Ｄｉｎｌ的实部、虚部和Ｄｉｎ２的实部、虚部；图６．３中右

图依次是Ｄｏｕｔ的实部、Ｄｏｕｒ的虚部和Ｉｓｖａｌｉｄ信号。从仿真结果来看，系统设计

没有什么问题，在ｅｌｌ使能后，需要延时一个周期才对输入的数据进行处理。

现在可以用我们的转换工具和分析工具对该系统进行转换和仿真了。需要说

明的是，系统的ｄａｔａｐａｓｓ和ｍｅｍｏｒｙ部分是另外编写的，我们用转换工具对

Ｓｔａｔｅｆｌｏｗ框图进行转换，可以得到下面的Ｖｅｒｉｌｏｇ文档

ｃａｓｅ（ＣＵＲＲＥＮＴ

０：／／＊ｖｉｒｔｕａｌｓｔａｔｅ

／／＊Ｅｘｅｃｕｔｅ

Ｔｏｐ

Ｌｅｖｅｌ

ＤｅｆａｕｌｔＴｒａｎｓｉｔｉｏｎｌｔ０ｉｌｌｉ廿ａｌｓｔａｔｅ

ｉｆｒ１１

ｂｅｇｉｎ／／＊ｄｅｆａｕｌｔ

ｔｒａｎｓｉｔｉＯｎ

／／＋Ｅｘｃｕｔｅ

ｕｐｐｅｒｌａｙｅｒｅｎｔｒｙ

ａｃｔｉｏｎ

／／＊Ｅｎｄ

ｕｐｐｅｒｌａｙｅｒ

ｅｎｔｒｙ

ａｃｔｉｏｎ

Ⅵ慢ｃｌｒ

ｄｐ＜＿１：

ＶＡＲ∞ｄ口ｅ０：

ＶＡＲｃｏｕｎｔ３＜＿５：瞰Ｉｓｖａｌｉｄ☆Ｏ：

ＮＥＸＴＳｔａｔｅｌ·一＿５：／／¨十＋ＤＰ

ｉｎｌｔ十＋＋／／；

ｅｎｄ／／＊ｄｅｆａｕｌｔｔｒａｎｓｉｔｉｏｎ

４：／／＋＋＋＋ＤＰ－ｐｒ０９２。＋’ｏ’／／

ｂｅｇｉｎ

／／’Ｅｘｃｕｔｅ

ｕｐｐｅｒｌａｙｅｒｄｕｒｉｎｇ

ａｃｔｉｏｎ

／／‘Ｅｎｄ

ｕｐｐｅｒ

ｌａｙｅｒ

ｄｕｒｉｎｇ

ａｃｔｉｏｎ

／／＋Ｅｘｃｕｔｅ

ｄｕｒｉｎｇ

ａｃｔｉｏｎ

／／＋Ｅｎｄ

ｄｕｒｉｎｇ

ａｃｔｉｏｎ

ＮＥＸＴＳｔａｔｅｌ

ｏ

４．／／＋”’ＤＰ＿ｐｒ０９２”＋＋／／；

ｅｎｄ

５：／／＋＋３‘＋ＤＰ＿ｉｎｉｔ＋＋‘＊／／

ｉｆＯ）

ｂｅｇｉｎ

／／＋Ｅｘｃｕｔｅ

ｕｐｐｅｒｌａｙｅｒｄｕｒｉｎｇ

ａｃｔｉｏｎ

电子科技大学硕士论文

｜产Ｅｎｄ

ｕｐｐｅｒｌａｙｅｒｄｕｒｉｎｇ

ａｃｔｉｏｎ

ＶＡＲｃｌｒ

ｄｐ‘＝０：

ＶＡＲｅｎ

ａｐ‘２ｌ：

ＮＥＸＴＳｔａｔｅｌ《：爱妒‘’’ＤＰ

ｐｒｏｇｌ＋’＋＊１４

ｅｎｄ／／＊Ｄｎｉｎｉｔ

冉用分析工具对连接关系进行分析，生成的连接关系描述文档，该文档的部

分遗容螺下：

ｄａｒａｐａ：ｓｓｄａｔａｐａｓｓ（。ｄｌｒ（｛＼ｗｉｒｅ＿１０［７】，＼ｗｉｒｅ＿ｌＯ［翻，＼ｗｉｒｅ１０【５】，＼ｗｉｒｅ１０ｆ４ｌ，

协§ｃ’１０【３】，＼ｗｉｒｅ

ｔ０【２】，＼ｗｌｒｅ

１０［１】，研妇一１０秘臻．ｔｌ擅｛＼ｗｉｒｅ＿９１７］，＼ｗｉｒｅ

９阐，ｔｗｉｒｅ＿９［５】，№９【４】，＼ｗｉｒｅ＿９［３】，＼ｗｉｒｅ９１２】，＼ｗｉｒｅ＿９［１】，＼ｗｌｍ９［０】）），．ｄ２ｒ（｛

协ｉ哆＿８【７１，Ｘｗｉｒｅ＿８［６＂１，＼ｗｉｒｅ＿８（５Ｊ，、毗吼８ｆ４ｌ，＼ｗｉｒｅ＿８［３】，＼ｗｉｒｅｓ【２】，

＼ｗｉｒｅ＿Ｓ｛１】，谛ｉｒｅ＿８秘强。ｄ２＿ｉ（｛＼ｗｉｒｅ７弼，＼ｗｌｒｅ＿７溺，≮ｗｉｒｅ７潮，、ｗｉｒｅ７瀚，

＼ｗｉｒｅ７１３】，＼ｗｉｒｅ＿７翻，＼ｗｉｒｅ７［１】，＼ｗｉｒｅ＿７（ｏ】｝），．ｃＭｗｉｒｅ６），．ｒｅ（ｙａｍ５），＋ｅｌｌ《ｃｌｏｄＯ，．ｒｅｓｕｌｔ＿ｒ（｛

Ｄｏｕｒ＿ｒ［１５】，Ｄｏｕｒｒ［１４１，Ｄｏｕｔｒ［１３］，Ｄｏｕｔｒｔｌ２】，Ｄｏｍｒ［１ｌ】，Ｄｏｕｒ＿ｒ［１０】，

Ｄｏｕｔ＿ｒ［９］，Ｄｏｒａｒ［８ｌ，Ｄｏｕｏ移ｊ，Ｄｏｕｒｒ［６ｌ，Ｄｏｕｔｒ［５］，Ｄｏｕｔ．＿ｒ［４］，

Ｄｏｕｒ＿ｒ［３】，Ｄｏｕｔ＿ｒ【２】，Ｄｏｕｔｆｆｌ】，Ｄｏｕｔ＿ｒ［０］｝），．ｒｅｓｕｌｔ

ｉ（｛ＤｏｕＵｉ［１５】，ＤｏｕＵｉ［１４】，Ｄｏｕｒ，ｉｌｌ３】

Ｄｏｕｔ＿ｉ［１２】，Ｄｏｕｔ．ｉ［１ｌ】，ＤｏｕＬｉ［１０１，Ｄｏｕｒ

ｉ［９］，ＯｏｕＬｉ［３】，Ｄｏｕｒｉ［７１，

Ｄｏｍｉ嗣，Ｄｏｕｒ＿ｉ［５】，Ｄｏｕｔ＿．ｉ［４］，Ｄｏｕｒ＿ｉ｜３］，ＤｏⅡｔ＿ｉ诵，ＤｏｕＬｉ［１］，Ｄｏｕｔ＿ｉ［０１转ｌ

ｍｅｍｏｒｙｍｅｍｏｒｙ（．ｃｌｒ（ｗｌｒｅ１７），．ｏｅ（ｗＳｒｅ１８），．ｗｒ（ｗｉｒｅ

１９），．ａａｄｒ（ｗｉｒｅ＿２０），．ｄａｔａ．ｒ（（

Ｄｉｎｌ＿ｒ［７】，Ｄｉｎｌｒ１６ｌ，．．．

瓣薅熬霾个Ｖｅｒｉｌｏｇ文狴鬟在都已经准备妥当，绩粪惹懿缭巢螽下：

圈６－４复数乘法器在ＭｏｄｅｌＳｉｍ中的仿真结果

扶仿真结暴中可默器裂，转换嚣的Ｖｅｒｉｌｏｇ稷序弼群宪成了一个复数渠法器憋

功能。间样是在ｅｎ使能届延时一个周期，才对输入的数据进行处理，说明设计的

甄个工其实现了颈期的功能。从位真终果中可以覆至４输入和竣慰之闻的延迟是聂

第六章安例分析

个髑期，聪不是ＳＩＭＵＬｌＮＫ中斡三个周期。之袋强会产生嚣令瘸期懿延逡，黎因

是ＭｏｄｅｌＳｉｍ中的仿真考虑了数据的建立时问，在ｍｅｍｏｒｙ模块的输入端产生…

个髑裳静翳延，又在ｄａｔａｐａｓｓ攘块豹簸入端选产生了一个周期媳霹延；丽在

ＳＩＭＵＬＩＮＫ中是没有考虑这两个时延的。

６．２ＦＩＲ滤波器的设计

６．２．１ＦＩＲ滤波器简介

ＦＩＲ滤波器是数字系绞设计中嫒零援豹组终之一，在对耀接要求疆严疆豹系

统中ＦＩＲ滤波器得到了广泛的使用［１４】。与ＩＩＲ滤波器相比，ＦＩＲ滤波器的主要有

以“Ｆ特点：

》相位响应可以真正线性

≯系统绝对稳定，设计趣对签基

≯简效实现：比如可以使用ＤＦＴ实现

一个避翔豹ＦＩＲ滤波器模型可以用圈６．５掰示的结构来实现。滤波器豹竣出

可以表示为：ｙ（Ｈ）＝∑ｘ（ｋ）ｈ（Ｎ－ｋ）

图６－５ＦＩＲ滤波器的框图

从框图可以看出，ＦＩＲ滤波器的设计嶷际上主簧是各缀系数的设计，希望能

够在一定的除数Ｎ下，通＿ｊ遘改变各级系数设诗出满足设诅“溪求豹滤波器。

６．２，２ＦＩＲ滤波器的ＳＩＭＵＬＩＮＫ模型

ＳＩＭＵＬＩＮＫ中可以很方便的说计一个ＦＩＲ滤波器。本侧中的ＦＩＲ滤波器采用

矩形塞设计的低邋数字滤波爨，滤波器鲍除数是１６，输入驹痔列长度是２０（通过

ｓｈｉｆｔ模块的ｗｒ端口进行控翩），』目～化的３ｄＢ带宽楚０．２。完整的Ｓ１ＭＵＬＩＮＫ模

型如图６．６掰示：

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豳６－６ＦＩＲ滤波器横黧

该模型中包旗？珏个基本静模块，ｃｔｒｌ模块、ｅｏｅｆ模块、ｓｈｉｆｔ模块和ｍｕｌｔｉａｎｄ

模块。其中，ｃｔｒｌ模块的控制逻辑部分；ｅｏｅｆ模块的作用烂产生各级系数；ｓｈｉｆｔ

模块是一个ｌ进１６出螅移饺毒存嚣；覆ｍｕｌｔｉａｎｄ模块赠是进行纯粹蛉算术运算。

其中，控制逶瓣部分的Ｓｔａｔｅｆｌｏｗ框图懿图∽所示；

图６－７ＦＩＲ滤波瓣的控制邂辑

通过计算，该ＦＩＲ滤波器酌各缀系数为：

第六章实例分析

ｈＯ＝ｈ１５＝－０．０４３２：ｈｌ＝ｈｔ４＝一０。０４０３：ｈ２＝Ｍ３＝－Ｏ。０１８２：ｈ３＝ｈ１２＝０。０２２２：

ｈ４＝ｈ１１＝０．０７４９；ｈ５＝ｈ１０＝０．１２９６；ｈ６＝ｈ９＝０．１７４７；ｈ７＝ｈ８＝０．２００２

在ＳＩＭＵＬＩＮＫ中熬仿真结浆如图６＋８所暴：

圈６－８ＦＩＲ滤波器在ＳＩＭＵＬＩＮＫ中的仿真结果

在馊用设计瓣工具之１ｌ誊是鞭先用Ｖｅｒｉｌｏｇ

ＨＤＬ对ｃｏｅｆ模块、ｓｈｉｆｔ模块秽

ｍｕｌｔｉａｎｄ模块进行了描述，现在需要做的只是用分析工矮生成对连接关系的描述，

然后援转换工爨生或对ｃｔｒｌ模块Ｖｅｒｉｌｏｇ

ＨＤＬ描述藏可以了。

针对本例中的模型结构，用分析工其生成的连接关系描述如下：

ｃｔｒｌｃｔｒｌ｛．ｃｌｋ（ｃ歉），。ｃｌｒ（ｃ戡．ｅｎ（ｅｎ），ｃｌｒ＿ｃｏｅｆｌ：ｗｉｒｅ９），ｃｔｒｓｈＬａ．（ｗｉｒｅ８），。ｗｕｓｈｉ粼ｗｉｒｅ＿１），

ｃｏｏｌ（ｗｉｒｅ

３），．ｏｅ

ｓｈｉ娥ｗｉｒｅ＿２））；

ｍｕｌｔｉａｎｄｍｕｌｔｉａｎｄ（．ｃ０（｛＼ｗｉｒｅ１０［１５】，＼ｗｌｒｅ１０［１４ｌ，＼ｗｉｒｅ＿１０［１３ｌ，＼ｗｉｒｅ１０［１２］，

＼ｗｉ∞＿ｌＯ［１ｌｌ，＼ｗｉｒｅ１０［１嘲，＼ｗｉｒｅ１０【９】，＼ｗｉｒｅ１０［鄙，＼ｗｉｒｅ＿１０Ⅳ】，＼ｗｉｒｅＪＯ［ｏｑ，

＼ｗｉｒｅ＿ｌＯ［５】，＼ｗｉｒｅ

１０１４ｌ，＼ｗｌｒｅｆｌ０１３】，＼ｗｉｒｅ１０１２】，＼ｗｉｒｅ＿ｌＯ［１］，＼ｗｉｒｅ１０鞘臻。ｅｌ（｛

＼ｗｉｒｅ＿１１【１５】，＼ｗｉｒｅ１１［１４】，＼ｗｉｒｅ１１［１３】，＼ｗｉｒｅ＿１１【１２】，＼ｗｉｒｅ＿ｌｌ（１１】，＼ｗｌｒｅ１１【ｌＯｌ，

＼ｗｉｒｅ＿１１１９】，＼ｗｉｒｅ＿１１【８】，＼ｗｉｒｅ

１１［７１，＼ｗｉｒｅ１１１６］，＼ｗｉｒｅ１１１５】，＼ｗｉｒｅ＿ｌｌ［４】，＼ｗｉｒｅ＿１１［３】，啦ｌｌ麓，＼ｗｉｒｅｌｌ［１】，、ｗｉｒｅｔ１［Ｏｌ｝Ｘ，ｅ２（，§ｗｉｒｅｌ２１１５１，＼ｗｉｒｅ＿１２［１４】，

＼ｗｉｒｅ＿１２［１３】，、ｗｉｒｅ１２１１２】，＼ｗｉｒｅ１２［１１ｌ，＼ｗｉｒｅ１２［１０１，＼ｗｉｒｅ１２［９】，＼ｗｉｒｅ１２１８１，

＼ｗｉｒｅ＿１２［７】，＼ｗｉｒｅ＿１２［６１，＼ｗｉｒｅ＿１２［５】，＼ｗｉｒｅ＿１２ｆ４】，＼ｗｉｒｅ＿１２［３】，＼ｗｉｒｅ＿１２［２】，

＼ｗｉｒｅ＿１２［ｔ】，＼ｗｌｒｅ＿１２潮强．ｃ３（｛＼ｗｉｒｅ１３［１５】，＼ｗｉｒｅ

１３［１４１，＼ｗｉｒｅ

１３［１３】，＼ｗｉｒｅ

１３［１２］，

、ｗ／ｒｅ＿１３［１ｍ’，ｗｉｒｅ１３［Ｉｏ／，、ｗｉｒｅ１３防，１．ｗｉｒｅ＿１３潜，≈ｗｅｅ＿１３１７１，。，ｗｉｒｅ＿ｔ３敞，

＼ｗｉｒｅ＿１３［５】，＼ｗｉｒｅ＿１３［４】，＼ｗｉｒｅ

１３［３】，＼ｗｉｒｅ１３１２】，＼ｗｉｒｅ＿１３［１】，＼ｗｉｒｅ１３［０１）Ｘｃ４（｛

＼ｗｉｒｅＪ４１１蝴，＼ｗｉｒｅ１４［１４】，＼ｗｋｅ１４［１３ｊ，＼诚ｒｅ＿１４［１２】，＼ｗｉｒｅ＿１４［１Ｉ】，＼ｗｉｒｅ１４１１０】，

＼ｗｉｒｅ＿１４溺，＼ｗｉｒｅ＿１４潍，＼ｗｉｒｅ１４疆，＼ｗｉｒｅ１４［６１，＼ｗｉｆｃｔ４１５］，＼ｗｉｒｅ＿１４潮，

＼ｗｉｒｅ＿１４［３］，＼ｗｉｒｅ＿１４【２］，＼ｗｉｒｅ

１４［１］，＼ｗｉｒｅ

１４【ｏ】ｎ．ｃＳ（｛＼ｗｉｒｅｆｌＳ［１５】，＼ｗｋｅ＿１５［１４ｔ，

＼ｗｋｅ＿１５［１３】，＼ｗｉｒｅ＿１５［１２】，＼ｗｌｒｅ１５［１１１，＼ｗｉｒｅ＿１５［１０ｌ，＼ｗｉｒｅ＿ＩＳ［９】，＼ｗｉｒｅ１５［８】，

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电子科技大学硕士论文

铮对本铡中兹状态樵，转换蜃懿结构热下；（只包含了状态转换部分）

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第六章实例分析

ｉｐＥｎｄ

ｄｕｒｉｎｇ

ａｃｔｉｏｎ

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ｅｎｄ

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ｅｎｄｃａｓｅ，ｔ·ｔ··

需要注意的是ＦＰＧＡ并不进行浮点运算，所以需要将ＭＡＴＬＡＢ中的浮点数

转纯为定点数，转纯戆方式是将系数乘上６５５３６，再取熬。最爨褥到的畚数如下：

ｈＯ＝ｈ１５＝＋２８３１＝Ｆ４Ｆ１Ｈ；ｈｌ＝ｈ１４＝·２６４１＝Ｆ５ＡＦＨ；ｈ２＝ｈ１３＝～１１９３＝ＦＢ５７Ｈ：

ｈ３－ｈ１２一１４５５锄５ＡＦＨ：ｈ４＝ｈ１１＝４９０９＝１３２ＤＨ；ｈ５吨ｌｏ＝８４９３＝８４９３宅１２ＤＨ；

ｈ６＝ｈ９＝１１４４９＝－２ＣＢ９Ｈ：ｈ７＝ｈ８＝１３１２０＝３３４０Ｈ；

另终，虫予我们对输入序列豹量化单位是０．５，所以在使用ＭｏｄｅｌＳｉｍ进行仿

真时的输入是乘上了系数２的，这样仿翼的输出结果大致是图６－８所示结果的１３

万焙。躁６－９簸示了该ＦＩＲ滤波器在ＭｏｄｅｌＳｉｍ中的功能傍真缕果：

图６－９ＦＩＲ滤波器的功能仿真结果

由于对比输入输出的数据不是很方便，下谣戳波形鬻的方式给出缩栗：

６７

电子科技大学硕士论文

３ｈ

／Ｉ、输入序列／｜＼爪爪一

删Ｕ

Ｖ～

６０“００勰吣籼二一一＼ｙＶ、ｙ

Ｖ

－３０，０００

幽６－１０滤波器仿箕结果的波形表示

从波形图可以看出，该波形和ＳＩＭＵＬＩＮＫ中的波形图基本一致。功能仿真达

到了预期的要求。我们的目标是让转换工具和分析工具生成能够综合的Ｖｅｒｉｌｏｇ

ＨＤＬ文档，所以还需要验证生成的Ｖｅｒｉｌｏｇ

ＨＤＬ文档的可综合性。在这一部分，

仅以ＦＩＲ滤波器为例，说明生成的文档是可综合的。综合工具使用的是ＩＳＥ内嵌

的ＸＳＴ。图６－１

１说明了分析工具生成的对连接关系的Ｖｅｆｉｌｏｇ描述是可综合的；

图６一１２说明了转换工具生成的对状态机的Ｖｅｒｉｌｏｇ描述是可综合的。

图６－１１ＦＩＲ滤波器的综合结果

第六章实僦分析

酗６—１２

ＦＩＲ滤波器控制逻辑的综合结果

综合嚣魏终皋滋秘溺本潆题孛设诗翡嚣令王暴瑟垒残戆ＶｅｒｉｌｏｇＨＤＬ文整怒

可综合的，达到了预期的目标。

电子科技大学硕士论文

７．１Ｔ作总结

第七章结束语

本文在分析当前ＦＰＧＡ设计过程的基础上，提出了一个比较有特色的系统解

决方案。它实现了从ＳＩＭＵＬＩＮＫ模型到ＲＴＬ描述的自动转换，缩短了系统工程

师和ＩＣ工程师的沟通过程。

整个课题包括了两个部分：

》Ｓｔａｔｅｆｌｏｗ框图到ＶｅｒｉｌｏｇＨＤＬ描述的转换工具——＿ｓ￡ｈｌｏｇ的设计；

≯ＳＩＭＵＬＩＮＫ模型的顶层网表分析工具——ａｎＣＯｌｉｎ的设计。

转换工具能够提供对ＳＩＭＵＬＩＮＫ模型中并行状态机的支持，还支持多种常用

的表达式，对于中小型系统的控制逻辑来说已经足够。而项层网表分析工具则可

以对ＳＩＭＵＬＩＮＫ模型中第一层的子模块之间的连接进行分析并给出连接关系的

Ｖｅｆｉｌｏｇ

ＨＤＬ描述。在完成论文之时，对课题设计过程中的主要工作进行一个简单

的小结：

≯对当前的ＦＰＧＡ设计方案进行了分析，并针对当前方案中的薄弱环节一

一控制逻辑到ＲＴＬ描述提出了自己的思路：利用ＭＡＴＬＡＢ自身提供的

ＡＰＩ将Ｓｔａｔｅｆｌｏｗ框图转换为Ｖｅｒｉｌｏｇ

ＨＤＬ描述。

≯设计并实现了一个从Ｓｔａｔｅｆｌｏｗ框图到Ｖｅｒｉｌｏｇ

ＨＤＬ描述的转换１：具

ｓｆ２ｖｌｏｇ，对提高ＩＣ设计的整体效率有一定的贡献。

》设计并实现了一个对ＳＩＭＵＬＩＮＫ模型中各个模块之间的网表进行分析的

工具ａｌｌ

ｃｏｎｎ。它能够分析判断各个模块之间的连接关系，并且用Ｖｅｒｉｌｏｇ

ＨＤＬ描述出来。

》设计了两个辅助程序ｇｅｎｅｒａｔｅｔｅｘｔ和ｇｅｔｈａｎｄｌｅ，让顶层网表分析工具一

一ａｎｃｏｎｌｌ在使用上更加方便。

７．２后续工作方向

当前的Ｓｔａｔｅｆｌｏｗ框图转换工具在支持的特性上还可以进一步增加，以支持复

杂状态机的设计。对于顶层网表分析工具，它还只能处理顶层的连接关系，对于

多层次的模型来说，需要对其中的每一个模块进行单独的处理，效率不是很高。

第七章结束语

对于Ｓｔａｔｅｆｌｏｗ框图的转换工具来说，我们的最终目标是支持所有不会造成冲突的

对象和特性，提供对事件对象的支持和对层次结构状态机的支持是该工具设计的

下一一个阶段性的目标。而对于分析工具来说，下一步的主要工作是提供对多层次

模型的支持。后续的工作中还可以参考诸如Ｓｙｓｔｅｍ

Ｇｅｎｅｒａｔｏｒ等ＥＤＡ工具的设计，

提供对具体模型的解析功能，以提供一个完整的系统解决方案。

电子科技大学硕士论文

致谢

在论文完成之际，我的硕士研究生学习阶段也即将结束，首先我要对我的导

师雷维礼教授致以诚挚的谢意。雷老师在研究生期间给了我很多关键性的指导，

他对学术的严谨求实、对问题细致入微的分析，时常给我启迪和帮助，使我受益

终身。

特别需要感谢胡剑浩教授在毕业设计期间给予的帮助和指导，使我能顺利完

成毕业设计。他对工作的勤奋敬业和兢兢业业的钻研精神都堪称楷模。

其次，我要感谢的是毛玉明教授、马立香老师，他们在学习和科研上给予我

很多关心和帮助。

同样，还要感谢１０８教研室的其他老师和同学，帮助我解决学习和工作中所

遇到的许多问题。

最后，也是最重要的，我要感谢我的家人，感谢你们对我一贯的支持，鼓励

我完成学、Ｉｋ。

参考文献

参考文献

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［１２］ｗｗｗ．ｓｙｎｏｐｓｙｓ．ｃｏｍ／ｐｒｏｄｕｃｔｓ／ｄａｔａｐａｔｈ／ｍｏｄｕｌｅ

ｃｏｍｐ＿ｄｓ．ｈｔｍｌ

［１３］ｗｗｗ，ｓｙｓｔｅｍｃ．ｏｒｇ

［１４］ＪｏｈｎＧ．Ｐｒｏａｋｉｓ，ＤｉｍｉｔｒｉｓＧ．Ｍａｎｏｌａｋｉｓ（，张晓林）．数字信号处理：原理、弊法

与应用（第三版）．北京：电子工业出版社，２００４

电子科技大学硕士论文

个人篱掰

个人简历

吴鸿泉，男，１９７７年１２月出生；

１９９６年～２０００年，就读于电子科技大学通信工程专业，２０００年７弼获德

学士学位；

２００３年至今，就读于电子科技大学通信与信息工程学院，攻读通信与信

息系统硕士学位。

研究成莱

在读研期简，设计并实现了将ＳＩＭＵＬｌＮＫ模型转换为确ｒｉｌｏｇＨＤＬ语言

搀逑款蘧个ＥＤＡ工暴——ｓ翌ｖｌｏｇ移ａｎ＿ｃｏｌｉｎ。

发表文章

ｔ，《（Ｓｆ２ｖｅｒｉｌｏｇ：将ＳＩＭＵＬｌＮＫ状态擞转羧必Ｖｅｒｉｌｏｇ））发表在《遵售与信

息技术增刊——２００５中国西部青年通僚学术会议》论文集中（第一

作者）

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