approximation

SuccessiveapproximationADC的基本架構如圖1.1所示，通常包

含一個取樣保持（S/H）電路、一個N-bit的數位類比轉換器（DAC）、

一個電壓比較器電路（Comparator）和一個Successive

ApproximationRegister（SAR）controller。一個N-bit的Successive

approximationADC，其轉換一個類比電壓值為數位訊號需要N個週

期。

CMP

+

-

N-bitDAC

SARcontroller

Vin

Vref

Digitaloutput

N-

b

i

t

N-

b

i

t

S/H

圖1.1SuccessiveapproximationADC之方塊圖

一個Ｎ-bit的SuccessiveapproximationADC運作原理如下：類

比輸入電壓（Vin）經由取樣保持（S/H）電路提供一個穩定電壓給比

較器（Comparator），並且與N-bit的數位類比轉換器（DAC）的輸

出電壓做比較，SARcontroller使用二元搜尋（binaryarch）演

算法控制DAC的輸出。以3-bit為例，首先預設controller輸出為100

（binary），也就是設定DAC的輸出電壓（VDAC）為

2

ref

V

（Vref為數位類

比轉換器的輸出電壓範圍值），並且與輸入電壓（Vin）比大小，若比

較結果為Vin＞VDAC，則最高位元（MSB）決定為1，並且設定下一

週期VDAC為原VDAC＋

2

2

ref

V

，controller的輸出為110；反之，最高

位元決定為0，並且設定下一週期VDAC為原VDAC－

2

2

ref

V

，controller

的輸出為010。然後再與輸入電壓（Vin）比大小，若比較結果為Vin

＞VDAC，則次位元決定為1，並且設定下一週期VDAC為原VDAC＋

2

4

ref

V

，controller的輸出為X11；反之，次位元決定為0，並且設定

下一週期VDAC為原VDAC－

2

4

ref

V

，controller的輸出為X01。最後再

一次與輸入電壓（Vin）比大小，若比較結果為Vin＞VDAC，則最低位

元（LSB）決定為1，並且controller的輸出為XX1；反之，最低位

元決定為0，controller的輸出為XX0。由此可以得到successive

approximationADC的最後結果，DAC的輸出電壓會逼近於輸入電

壓，並且N個位元就須執行Ｎ個週期（Ncycles）。圖1.2為SARADC

以3-bit為例實踐二元搜尋演算法的流程圖，圖1.3為3-bitSARADC

之轉換過程。在clock＝1的時候，Vin與

2

ref

V

比大小，並產生MSB＝

1；clock＝2時，Vin與

4

3

ref

V

比大小，並產生次位元為0；clock＝3時，

Vin與

8

5

ref

V

比大小，並產生LSB＝1，則此ADC之輸出為101（binary），

並且歷時3個週期。

Sample/HoldV

in

，V

DAC(1)

=V

ref

/2，

N-bit，n=N-1，i=1

V

in

>V

DAC(i)

B

n

=1B

n

=0

V

DAC(i+1)

=V

DAC(i)

+(V

ref

/2i+1)

start

V

DAC(i+1)

=V

DAC(i)

-(V

ref

/2i+1)

n=n-1，i=i+1

i>N

stop

yes

no

yes

no

圖1.2二元搜尋演算法之流程圖

Vref/2

Vref

0

Vin

VDAC

Time

132

(MSB)(LSB)

OUT=101

3Vref/4

圖1.33-bitSARADC之轉換過程

接下來為JanCraninckx所提出之電路的想法，由前述電路，可

知SARADC是藉由輸入電壓（Vin）與輸出電壓（VDAC）比較所得的

結果，來決定controller的運作方式，進而去改變VDAC的值，這裡我

們表示成VinVDAC，則上式可改成

VinVDAC

Vin

2

dd

V＋

22

dd

V＋＋

n

dd

V

2

（假設輸入為最大值）

Vin

2

dd

V＋

32

dd

V＋

32

dd

V＋＋

12n

dd

V＋

12n

dd

V

Vin－

32

dd

V－－

12n

dd

V

2

dd

V＋

32

dd

V＋＋

12n

dd

V

VQPVQN

則此電路藉由同時改變VQP與VQN的值，並且比較兩者之大小，來決

定controller的運作方式，而VQP與VQN的差值會趨近於零，同樣的，

N個位元就須執行Ｎ個週期（Ncycles）。圖１.4為此電路的二元搜

尋演算法之流程圖，圖1.5為其轉換圖，在clock＝1時，VQP與VQN

比

Sample/HoldV

QP

、V

QN

，V

QP(1)

=V

in

，

V

QN(1)

=V

dd

/2，N-bit，n=N-1，i=1

V

in

>V

DAC

(V

QP(i)

>V

QN(i)

)

B

n

=1B

n

=0

V

QP(i+1)

=V

QP(i)

－(V

dd

/2i+2)

V

QN(i+1)

=V

QN(i)

＋(V

dd

/2i+2)

start

V

QP(i+1)

=V

QP(i)

＋(V

dd

/2i+2)

V

QN(i+1)

=V

QN(i)

－(V

dd

/2i+2)

n=n-1，i=i+1

i>N

stop

yes

no

yes

no

圖1.4charge-sharingSARADC運作流程圖

9Vdd/16

Vdd

0

Vin

Vin–Vdd/8

Vin–Vdd/8+Vdd/16

VDAC

Time

132

(MSB)(LSB)

OUT=101

Vdd/2

3Vdd/4

Vdd/4

圖1.5charge-sharingSARADC之轉換過程

大小，也就是Vin與

2

dd

V比大小，並產生MSB＝1；clock＝2時，Vin

－

8

dd

V與

2

dd

V＋

8

dd

V比大小，並產生次位元為0；clock＝3時，Vin－

8

dd

V

＋

16

dd

V與

2

dd

V＋

8

dd

V－

16

dd

V比大小，並產生LSB＝1，則此ADC之輸出

為101（binary），並且歷時3個週期。

完整電路實現如圖1.6所示，包含一個取樣保持（S/H）電路、

一個N-bit的數位類比轉換器（DAC）、一個電壓比較器電路

（Comparator）和一個SuccessiveApproximationRegister（SAR）

controlblock。此電路使用被動式電荷分享（passivecharge-sharing）

取代傳統的主動式電荷重佈（activechargeredistribution），來取樣

輸入訊號以及實現二元搜尋（binaryarch）演算法。在ADC開始

運作之前，ret訊號先行灌入，使得取樣電容CSP與CSN的值預先

清除為零，並且ST導通，SS斷開，則CTP與CTN上儲存了輸入訊號

INP與INN的值。當轉換動作開始之後，ST斷開，SS導通，因為CSP、

CSN、CTP與CTN的電容值相同，則儲存在CTP與CTN上的電荷會平

均分布到CSP與CSN上，換言之，此時儲存在CSP與CSN上的電壓值

為輸入電壓的一半。而此兩者電壓值在第一個轉換週期時，會先進入

比較器比大小，所得之結果將控制controlblock的運作，來決定

cp[0…N-2]與cn[0…N-2]是否導通，並產生數位輸出B[0…N-1]。CU

為capacitorarray的單元電容（unitcapacitor），其capacitorarray

電路如圖1.7所示，在SARADC中其功能用做DAC，所有電容在

ADC轉換之前被預先充電（pre-charge）至供應電壓（Vdd），而後三

個電容使用電荷分享（chargesharing）的方法將電荷依序分配給這

三個電容，使其分別儲存C．

2

dd

V、C．

4

dd

V與C．

8

dd

V的電荷量，並

且在ADC轉換

C

TP

C

TN

C

SP

C

SN

S

S

S

T

V

TP

V

QP

C

U

V

QN

Controlblock

Comparisonresult

CLK

INp

INn

B[0...N-1]

TrackSampleRet

cp[0...N-2]

cn[0...N-2]

Precharge

comp

cn

cp

Capacitor

array

圖1.6基本charge-sharingSARADC架構

16C8C4C2CCCCCC

Charge

Ground

Share1

V

DD

Share2Share3

Charge

Ground

Share1

Share2

Share3

圖1.7Capacitorarray電路

期間，根據controlblock的輸出訊號cp[0…N-2]與cn[0…N-2]來決

定capacitorarray的電荷與輸入取樣電荷相加或相減，則在VQP和

VQN上的總電荷可表示成CS．VIN/2±CU．VDD。當clock＝1時，VQP

與VQN比大小，若比較結果為VQP＞VQN，則cp[0]＝0，cn[0]＝1，

相當於CU與S/H電路反接，VQP上的總電荷變為CS．VINp/2－16C．

VDD，V

QN上的總電荷變為CS．VINn/2＋16C．VDD，ADC的輸出B[0]

＝1；反之，cp[0]＝1，cn[0]＝0，VQP上的總電荷變為CS．VINp/2＋

16C．VDD，VQN上的總電荷變為CS．VINn/2－16C．VDD，ADC的輸出

B[0]＝0。當clock＝2時，改變之後的VQP與VQN比大小，若比較結

果為

QP

V＞

QN

V，則cp[1]＝0，cn[1]＝1，VQP上的總電荷變為CS．

QP

V

－8C．VDD，V

QN上的總電荷變為CS．

QN

V＋8C．VDD，ADC的輸出

B[1]＝1；反之，cp[1]＝1，cn[1]＝0，VQP上的總電荷變為CS．

QP

V＋

8C．VDD，VQN上的總電荷變為CS．

QN

V－8C．VDD，ADC的輸出B[1]

＝0。依此類推，可依序求出ADC每一個位元的輸出。