flop

数字电路中的锁存器（latch）和各种触发器（flip-flop）

⽬录

电平敏感的存储器件称为锁存器。可分为⾼电平锁存器和低电平锁存器，⽤于不同时钟之间的信号同步。

有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发，可以认为是两个不同电平敏感的锁存器串连⽽

成。前⼀个锁存器决定了触发器的建⽴时间，后⼀个锁存器则决定了保持时间。

⼀、SR锁存器(保持电路状态，具备记忆功能)

SR锁存器是各种触发器电路的基本构成部分。与触发器的区别之⼀是输出是由输⼊的置1或置0信号直接完成的，⽽不需要触发信号的触

发。

1、SR锁存器⼯作原理

⽤或⾮门组成的锁存器

当=1、=0时，Q=1、Q'=0。在=1信号消失以后（即回到0），由于有Q端的⾼电平

接回到G2的另⼀个输⼊端，因⽽电路的1状态得以保持。

当=0、=1时，Q=0、Q'=1。在=1信号消失以后，电路保持0状态不变。

当==0时，电路维持原来的状态不变。

当==1时，Q=Q'=0，这既不是定义的1状态，也不是定义的0状态。⽽且，在和同

时回到0以后⽆法断定锁存器将回到1状态还是0状态。

因此，在正常⼯作时输⼊信号应遵守的约束条件，亦即不允许输⼊的信号。

SR锁存器也可以⽤与⾮门构成，如下图所⽰。这个电路是以低电平作为输⼊信号的，所以⽤和，分别表⽰置1

输⼊端和置0输⼊端。在右下图所⽰的图形符号上，⽤输⼊端的⼩圆圈表⽰⽤低电平作输⼊信号，或者称低电平有效。

⽤与⾮门组成的锁存器

2、SR锁存器的真值表

两种SR触发器的特性表

表⽰输⼊变化之前的输出，表⽰输⼊变化之后的输出

3、SR触发器的特性⽅程

⼆、触发器

触发器与锁存器的不同在于，它除了置1、置0输⼊端以外，⼜增加了⼀个触发信号输⼈端。只有当触发信号到来时，触发器才能按照

输⼊的置1、置0信号置成相应的状态，并保持下去。我们将这个触发信号称为时钟信号（CLOCK），记作CLK。当系统中有多个触

发器需要同时动作时，就可以⽤同⼀个时钟信号作为同步控制信号了。

触发信号的⼯作⽅式可以分为电平触发、边沿触发和脉冲触发三种。下⾯将会看到，在不同的触发⽅式下，触发器的动作过程各具有不

同的动作特点。掌握这些动作特点，对于正确使⽤触发器是⼗分必要的。

1、电平触发的触发器

电路结构：

由两部分组成：SR锁存器（与⾮门G1、G2构成）+输⼊控制电路（两个与⾮门G3、G4构成）

电平触发SR触发器（门控SR锁存器）

⼯作原理：

由图可知，当CLK=0时，门G3、G4的输出始终停留在1状态，S、R端的信号⽆法通过G3、G4⽽影响输出状态，故输出保持原来

的状态不变。

只有当触发信号CLK变成⾼电平以后，S、R信号才能通过门G3、G4加到由门G1、G2组成的锁存器上，"触发"电路发⽣变化，使Q

和Q'根据S、R信号⽽改变状态。因此，将CLK的这种控制⽅式称为电平触发⽅式。

2、电平触发的D触发器——D型锁存器

将上左图改接成下左图的形式，得到电平触发的D触发器（D型锁存器）

电平触发的D触发器

由图可见，若D=1，则CLK变为⾼电平以后触发器被置成Q=1，CLK回到低电平以后触发器保持1状态不变。

若D=0，则CLK变为⾼电平以后触发器被置成Q=0，CLK回到低电平以后触发器保持0状态不变。因为它仍然⼯作在电平触发⽅式

下，所以同样具有电平触发的动作特点。

它的特性表如下表所⽰。

因为在CLK的有效电平期间输出状态始终跟随输⼊状态变化，输出与输⼊的状态保持相同，所以⼜将这个电路称为"透明的D型锁存

器"（TransparentD-Latch）。

3、边沿触发的触发器

3.1电路结构和⼯作原理

为了提⾼触发器的可靠性，增强抗⼲扰能⼒，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输⼊信号的状态。

⽽在此之前和之后输⼊状态的变化对触发器的次态没有影响。

为实现这⼀设想，⼈们相继研制成了各种边沿触发（edge-triggered）的触发器电路。⽬前已⽤于数字集成电路产品中的边沿触发器电

路有：

⽤两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利⽤门电路传输延迟时间的边沿触发器等⼏种较为常见的电路结

构形式。

下图是⽤两个电平触发D触发器组成边沿触发D触发器的原理性框图，图中的FF1和FF2是两个电平触发的D触发器（也称为D型锁存

器）。

⽤两个D锁存器组成的边沿触发器

由图可见，当CLK处于低电平时：

CLK1为⾼电平，因⽽FF1的输出Q1跟随输⼊端D的状态变化，始终保持Q1=D。

与此同时，CLK2为低电平，FF2的输出Q2（也就是整个电路最后的输出Q）保持原来的状态不变。

当CLK由低电平跳变⾄⾼电平：

CLK1随之变成了低电平，于是Q1保持为CLK上升沿到达前瞬间输⼊端D的状态，此后不再跟随D的状态⽽改变。

与此同时，CLK2跳变为⾼电平，使Q2与它的输⼊状态相同。由于FF2的输⼊就是FF1的输出Q1，所以输出端Q便被置成了与

CLK上升沿到达前瞬时D端相同的状态，⽽与以前和以后D端的状态⽆关。

3.2边沿触发器的特性表

在图形符号中，⽤CLK输⼊端处框内的">"表⽰触发器为边沿触发⽅式。在特性表中，则⽤CLK⼀栏⾥的"↑"表⽰边沿触发⽅式，⽽且是上

升沿触发，如下表所⽰。

边沿触发器的特性表

3.3边沿触发⽅式的动作特点

通过对上述边沿触发器⼯作过程的分析可以看出，边沿触发⽅式的动作特点，这就是触发器的次态仅取决于时钟信号的上升沿（也称为正边

沿）或下降沿（也称为负边沿）到达时输⼊的逻辑状态，⽽在这以前或以后，输⼊信号的变化对触发器输出的状态没有影响。

4、脉冲触发的触发器

4.1电路结构和⼯作原理

将边沿触发器⾥的两个电平触发D触发器（D型锁存器）换成电平触发的SR触发器，如下图所⽰，来讨论⼀下它的触发过程。

脉冲触发的SR触发器

图（a）的电路是脉冲触发SR触发器的典型电路（以前也把这个电路称作主从SR触发器）。FF1和FF2分别称为主触发器和从触发器。

当CLK=0时，FF1保持原状态不变。

在CLK变为⾼电平后，CLK=1、CLK'=0，主触发器的输出Q1将按照S和R输⼊端信号被置成相应的状态，⽽从触发器保持原来的

状态不变。

当CLK回到低电平，亦即下降沿到来时，从触发器的输出Q2被置成与此刻Q1相同的状态，⽽主触发器开始保持状态不变。

由此可见，在⼀个时钟周期⾥，输出端的状态只可能改变⼀次，⽽且发⽣在CLK的下降沿。这—点和边沿触发器类似。

但需要注意的是，现在输⼊端的主触发器FF1是⼀个电平触发的SR触发器，⽽不是电平触发的D触发器了。

由于在CLK⾼电平期间主触发器输出的状态可能随S和R状态的变化⽽发⽣多次翻转，输出端的状态不可能始终与输⼊状态保持⼀

致。

因此，在脉冲触发SR触发器中，不能像边沿触发器那样，仅仅根据CLK下降沿到来时刻输⼊端S和R状态确定输出端Q的状态，

⽽必须考察全部CLK=1期间主触发器状态的变化情况。这⼀点就是脉冲触发⽅式和边沿触发⽅式的区别所在。（主触发器的输出≠最

后的输出）

例如，在图（a）的电路中，当CLK=1期间输⼊信号先是S=0、R=1，主触发器被置成Q1=0;随后⼜变为S=1、R=0，于是主

触发器被置成了Q1=1。⽽在CLK下降沿到来之前输⼊⼜变成了S=0、R=0，这时主触发器将保持Q1=1不变。这样在CLK下

降沿到来时，输出便被置成Q=Q1=1。

显然，如果只根据CLK下降沿到来时的输⼊状态，是⽆法正确地确定输出状态的。

在CLK⾼电平期间输⼊S、R不变的情况下，可以列出脉冲触发SR触发器的特性表，如表所⽰。表中⽤CLK⼀⾏⾥的""符

号表⽰脉冲触发⽅式，⽽且CLK以⾼电平为有效电平（即CLK⾼电平时接受输⼊信号），输出端状态的变化则发⽣在CLK下降

沿。这种情况也称为正脉冲触发。

脉冲触发的SR触发器的特性表

因为需要等到CLK的有效电平消失后（即回到低电平），输出状态才改变，故也把这种触发⽅式称为延迟触发。