garfield

第２９卷第３期

２００６年９月

电子器件

Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ Ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ

ＶＯ１．２９ Ｎｏ．３

Ｓｅｐ．２００６

Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｐｏｗｅｒ Ｎｅｔｗｏｒｋ ａｎｄ Ａｒｅａ ｏｆ ｔｈｅ Ｓｙｓｔｅｍ Ｃｈｉｐ Ｇａｒｆｉｅｌｄ ５

ＷＡＮＧ Ｊｕｎ。ＬＵ．０Ｌｎ７ｚ

（Ｎａｔｉｏｎａｌ Ａｓｉｃ Ｓｙｓｔｅｍ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｅｎｔｅｒ ｏｆ Ｓｏｕｔｈｅａｓｔ Ｕｎｉｖｅｒｓｉｔｙ，Ｎａｎｊｉｎｇ ２１００９６，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ：Ｗｈｅｎ ＳｏＣ ｄｅｓｉｇｎ ｇｏｅｓ ｉｎｔｏ Ｄｅｅｐ－Ｓｕｂｍｉｃｒｏｍｅｔｅｒ ｅｒａ，ｔｈｅ ｃｈｉｐ ａｒｅａ ｉｓ ｍｕｃｈ ｒｅｌａｔｉｖｅ ｔｏ ｔｈｅ ｐｒｏｄｕｃｔ

ｃｏｓｔ．Ａｓ ｔｈｅ ａｒｅａ ｏｆ ｃｈｉｐ ｉｎｃｒｅａｓｅｓ，ｔｈｅ ｃｏｓｔ ｏｆ ｃｈｉｐ ｍａｎｕｆａｃｔｕｒｉｎｇ ｂｅｃｏｍｅｓ ｍｏｒｅ ｅｘｐｅｎｓｉｖｅ ａｎｄ ｔｈｅ ＳＵＣ—

ｃｅｓｓｆｕｌ ｃｈｉｐ ｍａｎｕｆａｃｔｕｒｉｎｇ ｒａｔｅ ｒｅｄｕｃｅｓ．Ｔｈｕｓ ｄｅｃｒｅａｓｉｎｇ ｔｈｅ ａｒｅａ ｏｆ ｃｈｉｐ ｉｓ ｏｎｅ ｏｆ ｔｈｅ ｍｏｓｔ ｃｒｉｔｉｃａｌ ｃｈａｌ—

ｌｅｎｇｅ ｔｏ ｔｈｅ ＩＣ ｂａｃｋｅｎｄ ｄｅｓｉｇｎｅｒｓ．Ｔｈｉｓ ａｒｔｉｃｌｅ ｉｎｔｒｏｄｕｃｅｓ ｈｏｗ ｔｏ ｕｓｅ ｔｈｅ Ａｓｔｒｏ（ｂａｃｋｅｎｄ ｄｅｓｉｇｎ ｔｏｏｌ ｐｒｏ—

ｖｉｄｅｄ ｂｙ Ｓｙｎｏｐｓｙｓ）ｔｏ ｄｏ ｔｈｅ ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ ｃｈｉｐ ａｒｅａ ａｎｄ ｐｏｗｅｒ ｎｅｔｗｏｒｋ ｏｆ ｔｈｅ ｓｙｓｔｅｍ ｃｈｉｐ Ｇａｒｆｉｅｌｄ ５．Ｉｔ

ａｃｈｉｅｖｅｓ ｔｈｅ １２５ＭＨｚ ａｔ ｔｙｐｉｃａｌ ｃａｓｅ．ａｎｄ ｃｈｉｐ ａｒｅａ ｗｉｔｈｉｎ ５．０ ｍｍ￣５．０ ｍｍ．

Ｋｅｙ ｗｏｒｄｓ：ｐｌａｃｅｍｅｎｔ；ａｒｅａ；ｐｏｗｅｒ ｒｉｎｇ；ｐｏｗｅｒ ｎｅｔｗｏｒｋ

ＥＥＡＯＣ：２２２０

Ｇａｒｆｉｅｌｄ ５微处理器芯片的电源网络和面积优化

汪 琚，罗 岚

（东南大学国家专用集成电路系统工程技术研究中心，南京２１００９６）

摘 要：深亚微米的集成电路设计中，芯片的面积与成本是紧密相连的。随着芯片的面积增大，其制造成本不断增加，但芯

片成品率却急剧下降。因此在后端版图设计中，设计人员的目标之一就是应尽可能减小芯片的面积。本文介绍了Ｇａｄｉｅｌｄ５

系统芯片的版图设计中，如何利用Ｓｙｎｏｐｓｙｓ公司的后端设计工具Ａｓｔｒｏ，在布局布线等各个步骤中对芯片面积和电源网络进

行设计和优化，并成功实现典型情况下的１２５ＭＨｚ时钟频率、５．０ｍｍ￣５．０ｍｍ以内的芯片面积。

关键词：布局；面积；电源环；电源网络

中图分类号：ＴＮ４３ 文献标识码：Ａ 文章编号：１００５－９４９０（２００６）Ｏ３－０６５１．ｏ３

本文介绍了Ｇａｒｆｉｅｌｄ ５（由东南大学设计的内

嵌Ａ７２０Ｔ处理器内核和１６ ｂｉｔ定点高性能ＤＳＰ双

核系统芯片，它是面向中低端ＰＤＡ等消费类电子

的微处理器）后端电源网络设计和面积优化的几个

方法。它是在ＳＭＩＣ０．１８ ｍ工艺下，采用Ｓｙｎｏｐ－

ｓｙｓ推荐流程实现的，网表综合使用Ｄｅｓｉｇｎ Ｃｘ）ｍｐｉｌ—

ｅｒ，后端布局使布线使用Ａｓｔｒｏ，时序验证使用

ＰｒｉｍｅＴｉｍｅ，形式验证使用Ｆｏｒｍａｌｉｔｙ，最后使用

Ｓｔａｒ－ＲＣＸＴ进行参数提取并用Ｍｅｔｏｒ提供的Ｃａｌｉ－

ｂｒｅ进行物理版图的ＤＲＣ和ＬＶＳ验证。整个流程

如图１所示。

１面积优化

在Ｇａｒｆｉｅｌｄ ５网表综合完成并经过验证后，将 图 Ｇａｒ｛ｉｅ１ｄ 后端设计流程图

收稿日期：２００６－０３—０７

作者简介：汪瑁（１９７９一），女，硕士，现从事集成电路后端设计研究，ｊｕｎ ｗａｎｇ＠ｓｙｎｏｐｓｙｓ．ｃｏｍ

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６５２ 电 子 器件 第２９卷

数据导入Ａｓｔｒｏ中进行布局规划。布局规划主要包

含两方面的工作：一是Ｐａｄ位置摆放，二是宏单元

位置摆放。

１．１ Ｐａｄ分布策略

Ｐａｄ位置的摆放要结合芯片的封装和芯片内部

时序的要求。在Ｇａｒｆｉｅｌｄ ５设计中共有信号Ｐａｄ

１８５个，电源和地总计１６对（不包含宏单元独立地

供电电源和地），电源隔离Ｐａｄ ８个。我们采用的封

装是ＬＱＦＰ２１６，所以用ｌｉｎｅａｒ方式来排放Ｐａｄ，将

功能上接近或关联紧密的信号Ｐａｄ尽量排放在邻

近的地方（例如数据信号和地址信号等）。特别，因

为Ｃ０ＤＥＣ模块中包含一部分模拟电路，我们将与

它相连的模拟信号的Ｐａｄ都排放在左边的位置，用

工艺厂商提供的Ｐｏｗｅｒｃｕｔ Ｐａｄ（隔离电源域）分隔

数字信号和模拟信号，以减小信号间的噪声干扰。

因为Ｐａｄ数量比较多，开始考虑以Ｐａｄ—ｌｉｍｉｔｅｄ方式

来布局，但实验发现，设计的门数量达几百万门，且

宏单元的面积比较大，由ｐａｄ－ｌｉｍｉｔｅｄ计算得来的面

积３２００ ｍ×３２００ ｍ根本无法满足。最终的布局

方案是采用ｃｏｒｅ－ｌｉｍｉｔｅｄ。以下是不同的Ｃｏｒｅ Ｕｔｉ－

ｌｉｚａｔｉｏｎ（初始利用率）的比较：

在初始利用率为０．５时，Ｃｏｒｅ的面积就已经超

过５ｒａｍ￣５ｍｍ，这是肯定不满足设计要求的。而

当初始利用率为０．８时，虽然Ｃｏｒｅ的面积比较小，

但是因为宏模块多，占用的面积大，并且要预留的布

线空间大，进行时钟树综合时又会引人大量的缓冲

器或倒相器，它会导致在最后的布线阶段的很多问

题，比如布线资源不够，信号完整性（串扰，ＩＲ Ｄｒｏｐ

等）不好等。而考虑到面积和性能两方面的因素，我

们最终选择初始利用率为０．７的方案。

１．２宏模块布局策略

ＩＯ Ｐａｄ摆放好以后，宏单元位置的摆放也十分

关键。它不仅仅影响芯片的面积，还对整个设计的

时序和电路性能有非常重要的影响，并且它摆放的

位置也对后期的布线资源是否充足起重要作用。在

Ｇａｒｆｉｅｌｄ５芯片设计中，宏单元有：Ａ７２０Ｔ，数字

ＰＬＬ三个，单端口４Ｋ ＲＡＭ三个，双端口２Ｋ ＲＡＭ

两个，ＡＤＣ－ＰＡＮＥＬ模块和ＣＯＤＥＣ模块各一个，总

计１１个宏模块单元。其中Ａ７２０Ｔ（微处理器ＩＰ

核），ＣＯＤＥＣ（数字解码单元），ＡＤＣ（Ａ／Ｄ转换单

元）和五个ＲＡＭ存贮器的面积比较大，他们大概占

据总体芯片面积的五分之三，且和外部的接口连线

较多。所以尽量将它们靠近芯片边缘的位置摆放，

这样便于空出中间部分的整块面积给标准单元布

局，以避免将标准单元面积分割成几块而影响到整

个设计的时序。而同类型的模块，例如五个ＲＡＭ

模块，应尽量摆放在一起，每个宏模块间的预留布线

宽度为３０／＿ｔｍ左右，因为ＲＡＭ上数据信号和地址

信号线很多，连接很多标准单元，并且在时序上

ＲＡＭ上的数据等信号和Ａ７２０Ｔ模块关联密切，所

以我们把这几个模块摆放在芯片的右边，另外芯片

右边和上边的ＰＡＤ也是数据和地址信号。而芯片

左边摆放的是有模拟信号的ＣＯＤＥＣ等模块，三个

ＰＬＬ模块很小，尽量靠近边角的地方摆放。

当然，Ｆｌｏｏｒｐｌａｎｎｉｎｇ是要经过很多次实验才能

得到对于设计比较适用的方案。一般会在ｆｌｏｏｒ—

ｐｌａｎｎｉｎｇ后做快速的ｐｌａｃｅｍｅｎｔ，根据ｐｌａｃｅｍｅｎｔ的

结果来评估不同的摆放方案所得到的电路时序的优

劣和信号完整性的好坏。最终Ｇａｒｆｉｅｌｄ５的整体布

局如图２所示。

图２ Ｇａｒｆｉｅｌｄ５布局总图

２电源网络分析

由于电源网络上的电流相对较大，它们的走线

都比较宽。而且需要根据电流大小的变化来计算电

源的宽度。因为电流流过电源线（或地线），因为走

线的铝层上的电阻会带来电压降（ＩＲ Ｄｒｏｐ）和电迁

移（Ｅｌｅｃｔｒｏｎｉｃ Ｍｉｇｒａｔｉｏｎ）现象。在电源网络的设计

中，如果不考虑这两方面的问题，则过大的电压降会

导致芯片功能的失效（逻辑错误或者开关速度的降

低），而电迁移会导致电源地线随着时间的推移而过

早的失效。所以为了使芯片正常工作，芯片内部单

元上的电压降（ＩＲ Ｄｒｏｐ）控制在合理的范围内（特别

是芯片中心处的电压降能够达到要求），需要较多的

电源ＰＡＤ和较宽的电源环以及电源分布。

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第３期 汪堵，罗 岚：Ｇａｒｆｉｅｌｄ５微处理器芯片的电源网络和面优化 ６５３

２．１电源环的优化

Ｇａｒｆｉｅｌｄ５的布局左边都是单独的电源域，各个

模块（三个ＰＬＬ模块，ＣＯＤＥＣ模块和ＡＩＸ；一ＰＡＮ—

ＥＬ模块）都有自己独立的供电电源网络。从上图

的电源环的形状也可以看出，左边的宏模块都是隔

离在整个数字电源环之外的，这种做法更有利于控

制端口信号问的噪声干扰，有更好的电路性能。

Ｇａｒｆｉｅｌｄ５中数字电源环的供电电源ＰＡＤ共有８

个，供电电源环ＶＤＩＩ的宽度至少为６０ ｍ（根据

ＳＭＩＣ１８库中提供的信息和计算公式以及设计经验

估算出的电源环的宽度值）。由此，芯片面积计算如

下。

４２３０ ｕｍ＋［６ｏ ｇ．ｍ×２（ｐ／ｇ）＋２００／￣ｍ（ｐａｄ

ｈｅｉｇｈｔ）＋８０ ｍ（ｂｏｎｄｉｎｇ ｃｅｌ１）×２—５０３０ ｍ

那么芯片面积５０３０ ｍ×５０３０ ｍ，这不满足芯片面

积在５ｍｍ×５ｍｍ之内的设计要求的。所以我们必

须要改进电源环的设计。

并且为防止在电源环走线上挖孑Ｌ（ＤＲｃ规则中

宽度超过３４．６ ｎｌ铝线视为宽铝，则宽铝要加ｓｌｏｔ

孑Ｌ），每个电源线的宽度设为３０ ｇ．ｍ，要达到电源环

宽度至少为６０ ｐ．ｍ，那么我们可以有如图３所示的

两种电源环结构方式。

（ａ）单层铝电源环

（ｂ）双层铝电源环

图３ 两种电源环结构示意图

图３（ａ）是采用高层五铝横向，六铝纵向走线，

虽然满足电源供电方面的要求，但是电源环（包含

ｐｏｗｅｒ／ｇｒｏｕｎｄ）的宽度达１ ２０ ｍ。从而使设计面积

超出了５ｍｍＸ ５ｍｍ。而（ｂ）图是横向三铝五铝两层

叠加，纵向四铝六铝叠加，互连的通孔分别使用

Ｖｉａ３４和Ｖｉａ５６，并不违反ＤＲＣ的设计规则。此时，

它的电源环（包含ｐｏｗｅｒ／ｇｒｏｕｎｄ）宽度只需要６０

ｍ。显而易见，采取双层叠加式的电源环布线可以

减小芯片的面积同时又保证不影响芯片在电源供

电，ＩＲ Ｄｒｏｐ和ＥＭ方面的性能。

２．２电源网络的Ｓｔｒａｐ优化

电源分布还有一个重要的组成部分就是电源规

划中的ｓｔｒａｐ。为了使电源网络尽量均匀的分布在

整个芯片上，细密网格状的ｓｔｒａｐｓ的效果比较好。

但是，它同时也占用了大量Ｃｏｒｅ的面积，会引起标

准单元布局资源和布线资源的不足。所以在Ｇａｒｆ—

ｉｅｌｄ５中，我们考虑到Ｃｏｒｅ是水平方向摆放标准单

元的，而利用Ａｓｔｒｏ中的Ｐｒｅｒｏｕｔｅ ｓｔａｎｄａｒｄ ｃｅｌｌｓ

Ｒａｉｌ ｍｏｄｅ可以将水平的同一行的ｒｏｗ上的标准单

元都连接成电源和地线。所以Ｇａｒｆｉｅｌｄ ５中的横向

电源分布是相对平均的。纵向电源的分布可以用

Ｐｒｅｒｏｕｔｅ Ｓｔａｒｐｓ选项来加入宽度为１５ ｍ的电源

地线。在加人的ｓｔｒａｐｓ上，一般可用ｈａｒｄｂｌｏｃｋｇｅ

来阻挡标准单元的插人。其实为了提高空间利用

率，允许Ｓｔｒａｐｓ上插人标准单元也是常用的做法

（ｓｔｒａｐｓ上ｃｏｒｅ ｕｔｉｌｉｚａｔｉｏｎ大约在３０ ９／６左右，如果利

用率太高会引起布线资源不够，造成布线违规）。

如图２所示，Ｇａｒｆｉｅｌｄ ５中的ｓｔｒａｐｓ是大网格

型的。并且纵向ｓｔｒａｐｓ使用了二铝做垂直的电源

地线。这主要使考虑了后续的布线。如果选用六铝

做垂直电源地线，当标准单元的电源和地线连接到

垂直的电源线上时，将占用Ｖｉａ５６、ｍｅｔａｌ５、Ｖｉａ４５、

ｍｅｔａｌ４、Ｖｉａ３４、ｍｅｔａｌ３、Ｖｉａ２３、ｍｅｔａｌ２和Ｖｉａ１２的布

线资源，这可能导致垂直电源线附近出现布线拥塞，

特别是在芯片利用率高的情况下，这种拥塞甚至会

导致芯片不能布线成功，其解决方法就只能在垂直

的电源地线两侧留出多一些的空间用于布线，这在

无形中又占用了标准单元的空间，使得标准单元的

布线资源不足，所以它只是一个恶性循环，不能解决

问题。而选用二铝做垂直电源线和地线，可以将二

铝以上的布线资源都作为后期的布线资源。图４是

经过ＰｒｉｍｅＴｉｍｅ分析出来的Ｇａｒｆｉｅｌｄ ５的ＩＲ Ｄｒｏｐ

结果。

（下转第６５９页）

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第３期 薛敏，王明湘：多晶硅薄膜晶体管器件退化机制研究进展 ６５９

［８］Ｙｕｋｉｈａｒｕ Ｕｒａｏｋａｔ Ｙｕｋｉｈｉｒｏ Ｍｏｒｉｔａｔ Ｈｉｒｏｓｈｉ Ｙａｎｏｔ ｅｔ ａ１．Ｊｐｎ

Ｊ Ａｐｐｌ Ｐｈｙｓ［－Ｊ］，２００２，４１：５８９４—５８９９．

［９］Ｔ．Ｙｏｓｈｉｄａ，Ｋ Ｙｏｓｈｉｎｏ，＾，Ｌ Ｔａｋｅｉ，ｅｔ ａ１．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ—

ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２ｏｏ３［ｃ］，２００３，Ｐ ８．８：１－４．

［１Ｏ］ Ｖ．Ｆａｒｍａｋｉｓｔ Ｃ．八Ｄｉｍｉｔｒｉａｄｉｓｔ Ｊ．Ｂｒｉｎｉ，ｅｔ ａ１．Ｊｏｕｒｎａｌ

ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ［＇Ｊ］，１９９９，８５（９）：６９１７—６９１９．

［１１］ Ｙｕｋｉｈａｒｕ Ｕｒａｏｋａ，Ｎｏｂｏｙｕｋｉ Ｈｉｒａｉ，Ｈｉｒｏｓｈｉ Ｙａｎｏｔ ｅｔ ａ１．

ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ［－Ｊ］ｔ ２００４，５ １（１）：２８—

３５．

［１２］Ｙｕｋｉｈａｒｕ Ｕｒａｏｋａ，Ｈｉｒｏｓｈｉ Ｙａｎｏ，Ｔｏｍｏａｋｉ Ｈａｔａｙａｍａｔ ｅｔ ａ１．

Ｊｐｎ Ｊ Ａｐｐｌ Ｐｈｙｓ［，Ｊ］，２００２，４１：２４１４—２４１８．

［１３］Ｓ Ｎ‘Ｖｏｌｋｏｓ，久ＩＬ Ｐｅａｋｅｒ，Ｌ ｎ Ｈａｗｋｉｎｓ，ｅｔ ａ１．Ｍａｔｅｒｉ—

ａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ［Ｊ］，２００４，Ｂ（１０９）：１２７－１３０．

［１４］Ｓｏｕｖｉｋ Ｍａｈａｐａｔｒａ，Ｐ．Ｂｈａｒａｔｈ Ｋｕｍａｒ，Ｍ．八Ａｌａｎ ＩＥＥＥ

Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｅｅｓ［－Ｊ］，２００４，５１（９）：１３７１—１３７９．

［１５］ＹｏｕｎｇＮＤ，Ａｙｒｅｓ Ｊ Ｒ ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎＤｅ－

ｖｉｃｅｓ口］，１９９５，４２（９）：１６２３—１６２７．

［１６］￣ａｎｌｏｒｕ Ｆｕｒｕｔａ，Ｙｕｋｉｈａｒｕ Ｕｒａｏｋａ，Ｔａｋａｓｈｉ Ｆｕｙｕｋｉ．Ｊｐｎ Ｊ

Ａｐｐｌ Ｐｈｙｓ［Ｊ］，２００３，４２：４２５７—４２６０．

［１７］Ｐｅｎｇ Ｄｕ－Ｚｅｎ，（；ｈａｎｇ Ｔｉｎｇ－Ｃｈａｎｇ，Ｃｈａｎｇ Ｃｈｕｎ－Ｙｅｎ，ｅｔ ａ１．

Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ［＇Ｊ］，２００３，９３（４）：１９２６—１９３２．

［１８］Ｐｅｎｇ Ｄｕ－Ｚｅｎ，Ｃｈａｎｇ Ｔｉｎｇ－Ｃｈａｎｇ，Ｚａｎ Ｈｓｉａｏ－Ｗｅｎｔ ｅｔ ａ１．

（上接第６５３页）

图４ Ｇａｒｆｉｅｌｄ５ ＩＲＤｒｏｐ分析结果

３结束语

本文给出了微处理器芯片Ｇａｒｆｉｅｌｄ５后端物理

设计中对电源网络和芯片面积优化的一些方法。最

后得到了较优的电源网络结构和设计要求之内的芯

片面积。而在深亚微米的工艺下，信号完整性的问

题越来越突出，而其中的电压降和电迁移都和电源

网络设计息息相关。近年来，电源网络或电源分布

已经成为后端设计人员必须要面对的一个非常关键

Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ［Ｊ］，２００２，８０（２５）：４７８０－４７８２．

［１９］Ｔｅｔｓｕｏ Ｋａｗａｋｉｔａ，Ｈｉｄｅｈｉｒｏ Ｎａｋａｇａｗａ，Ｙｕｋｉｈａｒｕ Ｕｒａｏｋａｔ ｅｔ

ａ１．Ｊｐｎ Ｊ Ａｐｐｌ Ｐｈｙｓ［，Ｊ］，２００３，４２￡３３５４—３３６０．

［２Ｏ］ｌｈｎ Ｔａｅ－Ｈｙｕｎｇ，Ｋｉｍ Ｔａｅ－Ｋｙｕｎｇ，Ｌｅｅ Ｂｙｕｎｇ－Ｉ１，ｅｔ ａ１．Ｍｉ—

ｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ［Ｊ］，１９９９，３９（１）：５３—５８．

［－２１］Ｗｏｎｇ Ｍａｎ ｔ Ｍｅｎｇ Ｚｈｉ—ｇｕｏ，Ｓｈｉ Ｘｕｅ－ｊｉｅ．Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｓｏｃｉ—

ｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ［Ｊ］，２００３，１１（４）：６３３—６３７．

［２２］Ｍａｒｉｕｅｅｉ Ｌ ｔ Ｐｅｃｏｒａ Ａｔ Ｇｉｏｖａｎｎｉｎｉ Ｓｔ ｅｔ ａ１．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ

Ｒｅｌｉａｂｉｌｉｔｙ［Ｊ］，１９９９，３９（１）：４５—５２．

［２３］Ｙｕｋｉｈａｒｕ Ｕｒａｏｋａ，Ｔｏｍｏａｋｉ Ｈａｔａｙａｍａ，Ｔａｋａｓｈｉ Ｆｕｙｕｋｉ，ｅｔ

ａ１．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ［，Ｊ］，２００１，４８（１０）：

２３７０－２３７４．

［２４］Ｃｈｅｎ Ｂｏ－Ｔｉｎｇ，Ｔｓｅｎｇ Ｃｈａｎｇ－Ｈｏ，Ｃｈｅｎｇ Ｈｕａｎｇ－Ｃｈｕｎｇ，ｅｔ ａ１．

Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｌｅｔｔｅｒｓ［Ｊ］，２００４，７（２）：Ｇ３７一

Ｇ３９．

［２５］Ｓｃｈｒｏｄｅｒ Ｄｉｅｔｅｒ Ｋ，Ｂａｂｃｏｃｋ Ｊｅｆｆ八Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ—

ｉｃｓ［Ｊ］，２００３，９４（１）：１－１８．

［２６］Ｈｕａｒｄ Ｖｔ Ｄｅｎａｉｓ Ｍ，Ｐｅｒｒｉｅｒ Ｆ，ｅｔ ａ１．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａ—

ｂｉｌｉｔｙ［Ｊ］，２００５，４５（１）：８３—９８．

［２７］ＣｈｅｎＧ，ＬｉＭＦ，ＡｎｇＣＨ，ｅｔ ａ１．ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔ—

ｔｅｒｓ［，Ｊ］，２００２，２３（１２）：７３４—７３６．

的问题。也有许多学者将电源网络作为独立的课题

进行研究。而各个提供芯片设计软件的公司也陆续

推出专门的应用于电源网络设计的工具。

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口］，微电子学与计算机，２００４，２１（１２）：１９８—２０２．

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［４］薛华明，高风，支锦杨，利用Ａｓｔｒｏ对ｅＰｒｏ系统进行布局布线，

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ＴＯＮ，２００５．

［７］Ｚｉａ Ｋｈａｎ，Ｉｍｔｉａｚ Ｈｕｓｓａｉｎ，Ｊａｃｋｓｏｎ Ｌｅｅ，Ｎａｉ—Ｙｉｎｇ Ｃｈａｎ，“Ａｒ—

ｅａ ａｎｄ Ｐｏｗｅｒ Ｒｅｃｏｖｅｒｙ ｗｉｔｈｏｕｔ Ｓａｃｒｉｆｉｄｎｇ Ｔｉｍｉｎｇ”［Ｒ］

ＳＮＵＧ Ｓａｎ Ｊｏｓｅ，２００４．

［８］Ｓｙｎｏｐｓｙｓ用户手册［ｓ］．

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