plate

1

数字和DSP系统

平台级设计与实现

清华大学电子工程系

郑友泉

yqzheng@

数字和DSP系统平台级设计与实现第2页

Platform组成

¾核

–ProcessorIP

–Bus/Interconnection

–PeripheralIP

–ApplicationspecificIP

¾软件

–Drivers

–Firmware

–(Real-time)OS

–Application

software/libraries

¾验证

–HW/SWCo-Verification

–Compliancetestsuites

¾原型系统

–HWemulation

–FPGAbadprototyping

–Platformprototypes(i.e.

dedicatedprototyping

devices)

–SWprototyping

2

数字和DSP系统平台级设计与实现第3页

Platform-BadDesign

¾需要考虑的问题:（以及如何分割）

–功能与结构,

–（信号）传递与计算.

数字和DSP系统平台级设计与实现第4页

SoC,IPand

On-ChipCommunication

3

数字和DSP系统平台级设计与实现第5页

本节内容

¾System-on-a-Chip（SoC）

¾IntellectualProperty（IP）

¾On-ChipCommunication

–VirtualComponentInterface（VCI）

–On-ChipBus（OCB）

–Network-on-Chip（NoC）

数字和DSP系统平台级设计与实现第6页

IntroductiontoSoCandIP

4

数字和DSP系统平台级设计与实现第7页

SoC:SystemonChip

¾System

–各种元件和/或子系统的集合，其中各种元

件和/或子系统相互连接，完成特定的功能.

¾ASoCdesignisa“productcreation

process”

–从明确用户需求开始；

–到产品发布为止（具有用户所需要的足够功

能）

数字和DSP系统平台级设计与实现第8页

SoC:SystemonChip

¾AlsonamedSystem-on-a-Chip、SystemLSI,

System-on-Silicon、System-on-….

¾ItudtobeSystem-on-a-board,orSystem-in-

acabinet,orSystem-in-package(SIP)

¾System

–Hardware

)Analog:ADC/DAC,PLL,TxRx,RF

)Digital:Processor,Interface,Accelerator

)Storage:SRAM,DRAM,FLASH,ROM

–Software:RTOS,DeviceDriverandAPI,

Applications

5

数字和DSP系统平台级设计与实现第9页

SoC:SystemonChip

¾片上系统结构在单个芯片上集成了各种异构的

元件；

¾片上系统设计中一个重要的方面就是设计SoC中

不同实体之间的信号/信息传递方式，使得信息

传递开销最小化。

数字和DSP系统平台级设计与实现第10页

SoCArchitecture

6

数字和DSP系统平台级设计与实现第11页

SoCExample

数字和DSP系统平台级设计与实现第12页

SoCApplications

¾通信设备

–Digitalcellularphone

–Networking

–……

¾计算机相关产品

–PC/Workstation

–Chipts

–……

¾消费类电子产品

–Settopbox

–Gamebox

–Digitalcamera

–……

7

数字和DSP系统平台级设计与实现第13页

BenefitsofUsingSoC

¾Reduceoverallsystemcost

¾Increaperformance

¾Lowerpowerconsumption

¾Reducesize

数字和DSP系统平台级设计与实现第14页

ChallengesinSoCEra

¾Time-to-market

–Processroadmapacceleration

–Consumerizationofelectronicdevices

¾Complexsystems

–µCs,DSPs,HW/SW,SWprotocolstacks,

RTOS’s,digital/analogIPs,On-chipsbus

¾Deepsubmicroneffects

–Crosstalk,electronmigration,wiredelays,

maskcosts

8

数字和DSP系统平台级设计与实现第15页

AbstractionLevel

数字和DSP系统平台级设计与实现第16页

AbstractionLevel

SystemLevel

ChipLevel

RegisterLevel

GateLevel

TransistorLevel

SiliconLevel

9

数字和DSP系统平台级设计与实现第17页

Levelofabstractionisimportant

¾选择适当的抽象级别可以使我们在设计中避免

考虑过多不必要的细节问题；

¾选择适当的抽象级别可以使缩短设计周期；

¾在理论上，所有设计工作都可以在siliconlevel

上进行设计并实现，但实际开发中是不可行的

，不可能在合理的时间内完全在siliconlevel上

设计出一个大系统；

¾硬件描述语言能够抽象和屏蔽许多物理和逻辑

细节。

数字和DSP系统平台级设计与实现第18页

IdealSystemOnChip

¾元件是可以重复使用的；

¾元件已经经过优化、测试和验证；

¾系统描述计在尽可能高的抽象级别上进行

–使用EDA工具软件进行综合实现；

¾开发平台具有高度可编程特性。

10

数字和DSP系统平台级设计与实现第19页

WhatisIP

¾IntellectualProperty(IP)

–IntellectualPropertymeansproducts,technology,

software,vebeenprotectedthrough

patents,copyrights,ortradecrets.

¾VirtualComponent(VC)

–AblockthatmeetstheVirtualSocketInterface

Specificationandisudasacomponentinthe

l

Componentscanbeofthreeforms—Soft,Firm,or

Hard.(VSIA)

¾Alsonamedmegafunction,macroblock,

reusablecomponent

数字和DSP系统平台级设计与实现第20页

TypeofIP

11

数字和DSP系统平台级设计与实现第21页

IP类型

¾FoundationIP

–Cell,MegaCell

¾StarIP

–ARM(lowpower)

¾NicheIP

–JPEG,MPEGII,TV,Filter

¾StandardIP

–USB,IEEE1394,ADC,DAC

¾……

数字和DSP系统平台级设计与实现第22页

IP来源

¾LegacyIP

–frompreviousIC

¾NewIP

–specificallydesignedforreu

¾LicendIP

–fromIPvendors

12

数字和DSP系统平台级设计与实现第23页

WhyIP

¾对某项专用功能不熟悉；

¾来不及从头开始设计；

¾标准化/兼容性要求；

–PCI,USB,IEEE1394,Bluetooth

–softwarecompatibility

数字和DSP系统平台级设计与实现第24页

On-ChipCommunication

OSIModelandQoS（Quality-of-rvice）

13

数字和DSP系统平台级设计与实现第25页

OSIReferenceModel

¾OSIReferenceModelAppliedtoOn-Chip

Communication

–Physical

)Signalvoltage,timing,buswidths,pulshape.

)SynchronizationofsignalsisdoneinthislayerforIP'sat

differentclockfrequency.

)Power/Delayestimationisdifficult.

–DataLink

)Reliabledatatransferoverthephysicallink

)Errordetection/correctionisimplemented.

–Network

)Topology-independentviewoftheend-to-end

communication

数字和DSP系统平台级设计与实现第26页

OSIReferenceModel

–Transport

)Establish&maintainend-to-endconnection.

)Flowcontrolforpacketgmentationandasmbly

–Session

)Addstatetotheend-to-endconnection

)Commonssionprotocolissynchronousmessagingwhich

requiresthendingandreceivingcomponentsrendezvous

asthemessageispasd.

–Prentation

)Conversionofdataintocompatibleformats(byte

orderings..etc.)

–Application

)Defineafunctionusinglowerstacklayers.

14

数字和DSP系统平台级设计与实现第27页

OSILayerViewofOn-ChipCommunication

数字和DSP系统平台级设计与实现第28页

QoSinCommunication

¾Communicationbandwidth(BW),hput

–e.g.20GB/c

¾End-to-enddelay:fromsourcetodestination

¾Jitter,ceofdataarrivaltimes

¾Datadatalossrate,datadelivery,datareception

¾Dataintegrity(uptionintransmission)

15

数字和DSP系统平台级设计与实现第29页

-EffortTraffic

¾Guaranteedtraffic(GT)

–QoSofcommunicationisguaranteed.

)e.g.4Mb/sguaranteeforanMPEGvideostream

–Necessaryforreal-timecommunication

–NecessaryforeasyIPintegration!

–However,resourceutilizationislow.

¾Best-efforttraffic(BE)

–QoSofcommunicationisnotguaranteed.

)Conventionalpriority-badon-chipbusofferbest-effort

traffic.

–Suitablefornon-realtimecommunication

–Communicationresourcesaresharedbyotherbest-

efforttraffics.

)Uidlecommunicationresources.

)Goodutilizationofcommunicationresource

数字和DSP系统平台级设计与实现第30页

QoSProblemisaDesignProductivityProblem

16

数字和DSP系统平台级设计与实现第31页

QoS-awareOn-ChipBusDesign

¾BandwidthGuaranteeCa

–On-chipbuscanguranteeBW.

数字和DSP系统平台级设计与实现第32页

On-ChipCommunication

VCI：VirtualComponentInterface

17

数字和DSP系统平台级设计与实现第33页

VCI:VirtualComponentInterface

¾VCI是VirtualComponent（VC）与Virtual

Component之间，以及VirtualComponent与On-

ChipBus（OCB）之间的接口；

¾是一个request-responprotocol，利用两个Device之

间的request和respon的交互，实现信息传递；

¾按复杂度分，VCI分为三种：

–AdvancedVCI(AVCI)；BasicVCI(BVCI)；Peripheral

VCI(PVCI)

–PVCI是BVCI的子集，BVCI是AVCI的子集，向下兼容。

–BVCI可以满足大部分的应用。AVCI比BVCI复杂，提供

更强大的功能。PVCI结构简单、功能不多，用于尚不需

要使用BVCI的应用。

数字和DSP系统平台级设计与实现第34页

WhyVCI

¾最初，On-ChipBus(OCB)Development

WorkingGroup的目标是制订一个统一的

OCB标准，但放弃了：

–所有VC上都要加总线接口，或原有总线到标准总

线的转接元件，复杂，延时大，资源消耗大；

–各种应用适用的总线结构不同，使用统一的总线没

有意义；

–目标改为：制订VC的标准接口。

¾使SoC设计者在设计过程中更方便的使用OCB

和各种VC构成数字系统。

18

数字和DSP系统平台级设计与实现第35页

VCI最简单的用途

¾两个VC点对点连接：

–Initiatoronlyrequest

–Targetonlyrespond

–IfaVCneedsboth,implementparallelinitiatorand

targetinterfaces

数字和DSP系统平台级设计与实现第36页

VCIUsagewithaBus

¾VC可以通过一个VCIWrapper电路连接至系

统总线。

19

数字和DSP系统平台级设计与实现第37页

VCIWithStarTopology

¾VCI还可以用来设计OCB-VCIBridge，一端可

以连接多个VC，另一端连接至OCB。

数字和DSP系统平台级设计与实现第38页

Timing

¾Initiator的requests，Target的respons，

时序关系：

–AVCI：requesttaggedwithidentifiers,allow

differentorder；

–BVCI：orderkept；

–PVCI：eachrequestmustbefollowedbya

responbeforetheinitiatorcanissueanew

request。

20

数字和DSP系统平台级设计与实现第39页

Initiator–TargetConnection(PVCI)

¾PVCI中，request和respon内容的传递受到

一个2-wirehandshakeprotocol的控制：Valid

(VAL)andAcknowledge(ACK)

数字和DSP系统平台级设计与实现第40页

ControlHandshake

Asynchronous

Synchronous

21

数字和DSP系统平台级设计与实现第41页

PVCI信号

PVCI信号分为：

-Request信号；

-Respon信号。

Val(Valid)；

Eop(EndOfPacket)；

Rd(Read/Write)；

Address(Cell-Address)；

Be(Byte-EnableWithinTheCell)；

Wdata(DataToBeWritten)；

Rdata(DataReadFromTarget)；

Ack(Acknowledge)；

Rerror(ResponError)；

Initiator信号与Target完全相同，方向相反。

另外，Clock是系统时钟；Retn是复位信号。

详见VSIAOCB22.0文档

数字和DSP系统平台级设计与实现第42页

RequestAndResponContents

¾VCI传送的内容以Cell为单位，每次

Handshake就会在VCI上传送一个cell，

在PVCI中，一个Cell的大小为1，2，或4

个Byte，根据应用需求而定。

22

数字和DSP系统平台级设计与实现第43页

RequestandResponContents

¾MainPVCIfeatures

–Upto32-bitAddress

–Upto32-bitReadData

–Upto32-bitWriteData

–Synchronous

–Allowsfor8-bit,16-bit,

and32-bitdevices

–8-bit,16-bit,and32-bit

Transfers

–Simplepacket,or'burst'

transfer

–……

数字和DSP系统平台级设计与实现第44页

PVCIProtocol

¾TransferRequest

–Read8,Read16,Read32,ReadNcells

–Write8,Write16,Write32,WriteNcells

¾TransferRespon

–NotReady

–TransferAcknowledged

–Error

¾PacketTransfer（提高效率）

–Thepacket(burst)transfer模式使用连续地址传送

多个cells；

–如果没有EOP信号到达，则下一次请求的地址为

ADDRESS+cell_size。

23

数字和DSP系统平台级设计与实现第45页

Initiator–TargetConnection(BVCI)

¾Therequestandrespon各使用一组

handshake进行控制，因此比PVCI复杂，能够

提供更多的功能

–Requesthandshake:CMDVALandCMDACK

–Responhandshake:RSPVALandRSPACK

数字和DSP系统平台级设计与实现第46页

Cells,Packets,andPacketChains

¾Cell和Packet，概念与PVCI中一样；

¾在BVCI中所不同的是，BVCI能使用的Cell大小较

多，可以为1，2，4，8，或16bytes。

¾传送信息时，有时需要传送大量信息，而这些信

息的地址可能不连续，PVCI只能一个Packet一个

Packet的传送，而这些Packet必须与其他VC的

Packet共同使用SystemBus，因此很难将所有的

Packet一个接一个不间断的传送出去。

¾BVCI则提供了传送PacketChain的功能来处理这

种情况。PacketChain就是多个Packet的组合，以

PacketChain的方式传送信息时，可以一次将多

个Packet的信息不间断的传送完毕。

24

数字和DSP系统平台级设计与实现第47页

RequestandResponContents

¾Request信息分为三类，由CMDVALsignal说

明有效性：

–Opcode,specifythenatureoftherequest(reador

write)

–PacketLengthandChaining

–AddressandData

¾Respon信息包含两类，由RSPVAL说明其有

效性：

–ResponError

–ReadData

数字和DSP系统平台级设计与实现第48页

BVCISignals

详见VSIAOCB22.0文档

25

数字和DSP系统平台级设计与实现第49页

BVCIProtocol

¾BVCIProtocol由上到下分为三层：TransactionLayer，Packet

Layer，CellLayer。

¾传送一对Request和Respon，就成为一次Transaction。

¾Transactionlayer:Apairofrequestandrespontransfers

9TransactionLayer把系统视为一组相连的通信模块，这些

模块可以是软件，也可以是硬件。

9在TransactionLayer，只能看到VC之间连接的关系，不设

计具体的信号定义和时序关系。

数字和DSP系统平台级设计与实现第50页

PacketLayer

¾与TransactionLayer相比，Packetlayer在系

统模型上增加了一部分硬件限制。

¾PacketLayer是TransactionLayer的下一层。

¾在PacketLayer，VCI被视为一个Bus-Independent

Point-To-PointInterface。

26

数字和DSP系统平台级设计与实现第51页

Packet

¾Packet是VCI上信息传递的基本单元.

¾多个packets可以构成packetchains.

¾一个VCI操作就是一对request-respon

packet的传递.

¾Packetlength就是传递的字节数.

¾Packet的内容与其类型（requestor

responpacket）以及操作类型（suchas

read,write,etc.）有关。

数字和DSP系统平台级设计与实现第52页

CellLayer

¾Celllayer增加了根多的硬件细节限制，

比如interfacewidth,handshakescheme,

wiringconstraints,andaclocktothe

system.

¾Cell是信息的基本单元,在由celllayer规

定的VAL-ACK握手协议控制下在时钟上

升沿传递.多个cells构成一个packet.

¾一个packet中Cell的数量由packetlength

和interfacewidth决定.

27

数字和DSP系统平台级设计与实现第53页

BVCIOperations

¾VCI的基本操作是packettransfer.

¾一个packet就是一系列的cells，最后一个cell的EOPfield是1.

¾每个cell受VAL-ACKhandshake.单独控制.

¾Initiator和target可以通过不提供VALorACK信号来在cell之间

插入等待状态.

¾Read/Writeacell

¾Read/Writeapacketfrom

random/contiguousaddress

¾Read/Writeapacketfrom

oneaddress

¾Issueachainofpackets

TransferRequests：

TransferRespons

¾Read/Writecell/packet

successful

¾Read/Writepacketgeneral

error

¾Read/Writebaddataerror

¾Read/WriteAbortdisconnect

数字和DSP系统平台级设计与实现第54页

AdvancedVCI

¾AVCI是BVCI的扩展，支持out-of-ordertransactions

andanadvancedpacketmodel。

¾AdvancedPacketModel

–Requestandresponpacketsdonothavethesamesize

–Need

)requestpacket:onecell,tthestartaddressandaddress

behavior

)responpacket:manycells,readdatareturn

¾Arbitrationhiding

–消除多个Packet传送之间由握手协议产生的延时

–pipelinesofboththerequestandresponpackets

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数字和DSP系统平台级设计与实现第55页

AdvancedVCI

¾SourceIdentification

–auniqueidentifierforeachinitiator

¾AVCI的Cell结构中加入了PacketIdentifier

(Pktid)，ThreadIdentifier(Trdid)，和Source

Identifier(Srcid)，这几个信息用来实现Multi-

Threading和Out-Of-OrderTransaction的功能。

数字和DSP系统平台级设计与实现第56页

AVCIProtocol

¾erenceinthetransaction

layer,slightlydifferinthepacketandcelllayers

¾Packetlayer

¾Celllayer

–AVCIcelllayerdiffersfromBVCIwithsomeadditionalfields,with

sidebandsignalsforarbitrationhiding

–Arbitrationhidingsignalsareparatelyhandshaken

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数字和DSP系统平台级设计与实现第57页

On-ChipCommunication

IntellectualPropertyInterFace(IPIF)

数字和DSP系统平台级设计与实现第58页

IntellectualPropertyInterFace(IPIF)

¾Purpo

–简化IP与CoreConnect总线之间的接口：

–Parameterizable--payforonlythelogicneeded。

¾为了能够满足应用需求，有五种接口：

–SlaveSRAMstyleinterface

–SlaveControlRegisterstyleinterface

–SlaveFIFOstyleinterface

–SlaveDMAhandshakestyleinterface

–MasterInterface

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数字和DSP系统平台级设计与实现第59页

IPInterface(IPIF)

D-Cache

I-Cache

I-Cache

Controller

PLB

Arbiter

DSOCM

Controller

BRAM

ISOCM

Controller

BRAM

CPU

M

M

U

D-Cache

Controller

PLBI/F

PLBI/F

TheIPinterfaceenablescustomerstoeasilyintegratetheirowncustom

Applicationspecificvalue-addedIPintoCoreConnectbadsystems

OPBBus

Bridge

HighPerf.

IP

IPIF

LowPerf.

IP

IPIF

数字和DSP系统平台级设计与实现第60页

TheXilinxIPIF

Customer

IP

IPInterface

PLB/OPB

Bus

SlaveSRAMI/F

SlaveControlRe.I/F

SlaveDMAHandshakeI/F

SlaveFIFOI/F

D

M

A

E

n

g

i

n

e

MasterInterface

TheIPinterfaceenablescustomerstoeasilyintegratetheirowncustom

Applicationspecificvalue-addedIPintoCoreConnectbadsystems

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数字和DSP系统平台级设计与实现第61页

On-ChipCommunication

OCB：On-ChipBus

数字和DSP系统平台级设计与实现第62页

ConceptoftheBus

¾Interconnectionstructure

–Point-to-Point

–On-chipbus

–On-chipnetwork

¾Agroupoflinessharedforinterconnection

ofthefunctionalmodulesbyastandard

interface

–e.g.,ARMAMBA,IBMCoreConnect

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数字和DSP系统平台级设计与实现第63页

Off-ChipBus

¾Features

–PCI,ISA,…areoff-chipbus

–ConnectionofdiscretechipsonaPCB.

¾DesignCriteria

–High-speedcommunicationbetweendiscretedevices.(about

30MHz-100MHz)

–Minimizingthenumberofbussignals,i.e.,pinsforreducing

thecostofPCB

–Tri-statesignalingforadd-incardsandextensionsto

disconnectthenon-activecards.

–PCIusmultiplexedsignalsforaddressanddata.

OffCB

OnCB

数字和DSP系统平台级设计与实现第64页

Bus-BadSystems

＋Simplicityandeasytou

＋Inexpensive

＋StandardforSoCintegration

－BandwidthBottleneck

－Powerefficiency

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数字和DSP系统平台级设计与实现第65页

DifferencesBetweenTraditionalBus/OCB

¾I/Opinsarelimitedandfixed

¾Thecharacteristicsofatraditionalbus

–SharedI/O

–Fixedinterconnectionscheme

–Fixedtimingrequirement

–Dedicatedaddressdecoding

¾ForaOCB

–Routingresourceintargetdevice(,ASIC)

–Bandwidthandlatencyareimportant

数字和DSP系统平台级设计与实现第66页

SharedI/O

¾Three-stateI/lemasters,

input/output

–Slowerthandirectinterconnection

–Limitedbybuskeeperorqualityofroutingresource

inthetargetdevice

–SolutioninOCB:multiplexerlogicinterconnection

–Xilinxdesignguideline:Werecommendusing

multiplexer-badbuswhendesigningforreu

sincetheyaretechnology-independentandmore

portable.

¾MultiplexedfunctionalI/s/Data.

–Needmoretimetotransferthesameamountofdata

–SolutioninOCB:paratebus

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数字和DSP系统平台级设计与实现第67页

PhysicalViewofSharedI/O

基于三态I/O

基于多路复用（多路选择器）

数字和DSP系统平台级设计与实现第68页

PhysicalConstraints

¾FixedInterconnectionScheme

–传统总线互联机制固定；

–OCB允许可变的互联机制，替换方便。

¾FixedTimingRequirement

–传统总线时序要求固定:

)经过测试；

)电容电感较大；

)时序关系为保证worst-caoperatingconditions而设计，

效率较低。

–OCB时序关系可变：

)可用布局布线工具增强时序关系；

)不规定绝对时间关系；

)一般只定义一个简单的时序规范（WISHBONE,Silicore）

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数字和DSP系统平台级设计与实现第69页

AddressDecoding

¾传统的计算机总线使用全地址译码技术：

–地址线宽度较低；

–正确识别设备，避免系统出错；

¾OCB可使用部分地址译码

–器件处理速度快，可进行高速地址译码；

–资源丰富，可使用部分地址译码；

数字和DSP系统平台级设计与实现第70页

BusComponents

¾交换节点

–arbitration,routing

¾Converterorbridge(typeconverter)

–fromoneprotocoltoanother

¾Sizeconverter

–bufferingcapacity

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数字和DSP系统平台级设计与实现第71页

Bus操作

¾总线周期

–onebusclockperiod

¾总线传输

–readorwriteoperation,1ormorebuscycles

–terminatedbyacompletionresponfrom

theaddresdslave

¾Burstoperation

–oneormoredatatransaction,initiatedbya

busmaster

数字和DSP系统平台级设计与实现第72页

BusTransfer

¾在VC之间通过共享介质进行数据传递；

¾协议:保证数据传输的正确性

–向总线仲裁器请求总线的使用权

–requestndertonddata→nderACK→nd

data→receiveracktoreceipt

–iferror,re-nd

–releabus

¾传输模式

–readorwrite

–asynchronousorsynchronous

–transfersize8,16,32,64,128bits

–transferoperations

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数字和DSP系统平台级设计与实现第73页

BusSignals

¾Addressanddata

¾Interfacecontrols

¾Arbitration

¾Interrupt

¾Errorreporting

¾Systemlevel

¾Test/Boundaryscan

¾Others

数字和DSP系统平台级设计与实现第74页

Bus层次和分级

¾一个系统具有多总线时，经常将这些总线构成

层次结构,一般按总线带宽或用途进行组织。

¾Localprocessorbus

–highlyprocessor-specific

–processor,cache,MMU,coprocessor

¾Systembus(backbone)

–RISCprocessor,DSP,DMA(masters)

–Memory,highresolutionLCDperipheral

¾Peripheralbus

–Componentswithotherdesignconsiderations

(power,gatecount,etc.)

–Bridgeistheonlybusmaster

38

数字和DSP系统平台级设计与实现第75页

On-ChipBusExamples

数字和DSP系统平台级设计与实现第76页

ARMOCB-AMBA

¾AdvancedMicrocontrollerBusArchitecture

(AMBA)

¾AMBA2.0specifies

–theAdvancedHigh-performanceBus(AHB)

–theAdvancedSystemBus(ASB)

–theAdvancedPeripheralBus(APB)

–testmethodology

39

数字和DSP系统平台级设计与实现第77页

ARMOCB-AMBA

¾Widelyudforfastdevelopmentof

embeddedmicrocontrollerproductswith

CPUsorDSPs

¾BusTransaction

–实现了标准的总线操作

)(ex.;ERROR,RETRY,SPLIT)

–使用多路复用互联机制.

)(ArbiterandDecoderlectsthemasterandthe

targetthroughmultiplexer.)

数字和DSP系统平台级设计与实现第78页

AHB、ASB、APB

¾Systembackbonebus(AHBorASB)

–CPU/DMA/Memory

–Pipelined/Bursttransfer,Multiplebusmaster

¾Peripheralbus(APB)

–Simpleinterface

–Suitableformanyperipherals

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数字和DSP系统平台级设计与实现第79页

IBM'sCoreConnect

¾IBM'sCoreConnect

–BabusschemefortheIBMBlueLogicCore

Library

–ConsistsofPLB(ProcessorLocalBus),OPB(On-

ChipPeriperahlBus),DCR(DeviceControl

Register)bus.

¾Features

–实现了标准的总线操作

)(Burst/DMA/Split/Pipelined)

–使用DCR总线在CPU和slavelogic之间传递通用寄

存器数据.

数字和DSP系统平台级设计与实现第80页

IBM'sCoreConnect

¾PLB:ProcessorLocalBus

–读写数据总线分开，实现重叠操作.

–DMA/Processor/Cache-linetransfer

¾OPB:On-ChipPeripheralBus

¾DCR:DeviceControlRegisterBus

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数字和DSP系统平台级设计与实现第81页

CoreFrame

¾PalmchipCorporation

–协议简单，电路资源消耗小；

–只使用时钟上升沿；

–支持基于锁存的低功耗外设。

¾Bus

–CPUBus

–PalmBus

)Peripheralbus

)InterfacebetweenCPUandperipherals

–MBus

)DMAbuswithpipelinedaddressandcontrol

)DMAperipheralsareconnectedtoMBus

–MAC(MemoryAddressController)连接Mbus和外

部存储器。

数字和DSP系统平台级设计与实现第82页

CoreFrame

¾CoreFramearchitecture

–CPUbusforCPUandcache

–MBusforhigh-performanceoperation

–PalmBusforperiperaldevices.

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数字和DSP系统平台级设计与实现第83页

VCIandBusWrapper

¾VSIA’sOn-ChipBusDevelopmentWorkingGroup

–VCI

)OCBstandardvirtualcomponentinterfaceforcommunication

betweenbusandcomponent.

–BusWrapper

)Logicbetweenbus&VCinterfaceorcomponent&VCinterface

¾Bushierarchy

–ProcessorOCB:Processor/Cache

–SystemOCB:RISC/DSP/DMA

–PeripheralOCB

数字和DSP系统平台级设计与实现第84页

VCIBusHierarchy

VCCoreandBusI/Finterfacesthroughbuswrappers.

43

数字和DSP系统平台级设计与实现第85页

OtherOCB's

¾OCP

–OpenCoreProtocolbyOCP-IPCorporation

¾Wishbone

–SiliCoreCorporation

¾FPI

–Infineon

¾……

数字和DSP系统平台级设计与实现第86页

2D_fabric

44

数字和DSP系统平台级设计与实现第87页

2D_fabric

¾Inside-chipandchip-to-chipcommunicationsforapplications

containingmultipleprocessors:

¾2D-fabricWorksonTopofCoreConnecttoLinkProcessors

数字和DSP系统平台级设计与实现第88页

2D_fabric

¾2D_fabric是一种统一、有效的I/O结构，用

来连接FPGA内部多个元件，或电路板上的多

个FPGA；

¾在多处理器系统中，一个处理器通过局部

2D_fabric接口与系统内的其它处理器进行标

准的数据传递操作。

¾通过水平和垂直的点对点网格传输链路，数据

和控制信号可以在处理器之间很方便的传输.

¾2D_fabric支持多个传输并发进行，共享传输

链路.所有选路、仲裁由2D_fabricinterface

blocks自主进行.处理器不需要了解和管理数

据的具体传输机制。.

45

数字和DSP系统平台级设计与实现第89页

2D_fabric

¾easytou

¾eliminatessignalroutingcongestion

¾eliminatestheneedforgluelogicsuchasbusbridges：

–higherdeviceutilization,

–lowerpowerconsumption,

–bettersystemscalability

¾guaranteestransferlatency

数字和DSP系统平台级设计与实现第90页

2D_fabricConnectsComponentsandChips

46

数字和DSP系统平台级设计与实现第91页

2D_fabric（InChip）

数字和DSP系统平台级设计与实现第92页

2D_fabric（Chip-to-Chip）

47

数字和DSP系统平台级设计与实现第93页

On-ChipCommunication

NetworkonChip(NoC)

数字和DSP系统平台级设计与实现第94页

NetworkonChip(NoC)

¾PropodbyBerkeleyGSRC(Gigascale

SiliconRearchCenter)

¾分层通信结构

–结构与通信网的OSIReferenceModel相同；

–可为设计者屏蔽底层细节.

48

数字和DSP系统平台级设计与实现第95页

NetworkonChip(NoC)

¾Puttingpacketswitchingnetworkontothesilicon

＋generalpurpo

＋easytosynthesizeandverify

＋lowcostVLSIimplementation

＋possiblylonglatency

＋Scalability

On-chipbus与2D_fabric

是network-on-chip的特例

数字和DSP系统平台级设计与实现第96页

NetworkonChip(NoC)

CPU

Memory

DSP

Memory

link

switch

network

interface

CPU

49

数字和DSP系统平台级设计与实现第97页

AgenericNoCbadSoC

数字和DSP系统平台级设计与实现第98页

WhyNoC

¾Twobigproblemsinon-chip

communicationdesign

–DSM（DistributedSharedMemory）－longwire

problems

–On-chipbus－可扩展性较差

¾On-chipnetworktomasterthetwo

problems

–结构化设计，减少longwireproblems

–网络结构比总线结构扩展性强，资源利用率高.

50

数字和DSP系统平台级设计与实现第99页

WhyNoC

¾InsufficiencyofBusStructure

–适用于芯片中IP个数不多的场合

–功耗较大

–可扩展性较差

¾利用网络结构进行信息传递的有效性已经经过

广泛验证。

OnChipCommunicationInfrastructure包含OSI的

下三层:Physicallayer、DataLinklayer、Network

layer。

数字和DSP系统平台级设计与实现第100页

NetworkonChip例子

Tile0

Tile1Tile2Tile3

Tile4Tile5Tile6Tile7

Tile8Tile9Tile10Tile11

Tile12Tile13Tile14Tile15

Router

RISC

RAW（MIT）On-chipNetwork

51

数字和DSP系统平台级设计与实现第101页

InsidetheRouter

Scheduler

lect

out

routerµarchitecture

in

Crossbar

5x5

out

out

out

in

in

in

config

BufWest

BufSouth

BufEast

BufNorth

BufLocal

request

out

in

grant

West

South

East

North

Local

West

South

East

North

Local

数字和DSP系统平台级设计与实现第102页

NoC可以用OCB做物理层

52

数字和DSP系统平台级设计与实现第103页

NoC例子：FatTree结构

¾R:router,N:core

SPINMicronet[2,3]

数字和DSP系统平台级设计与实现第104页

NoC例子：Mesh（Torus）结构

¾EachSwitchConnectedto4Neighboring

Switchesand1CoreModule;

¾4NeighborslabeledNorth,South,East,and

West.

Nostrum[1]

53

数字和DSP系统平台级设计与实现第105页

NoC例子：MoreComplex

¾CoresCommunicatesWithEachOtherUsingNoC;

¾NoCConsistsofRouters(R)andNetworkInterfaces(NI);

¾ANIlinkedtoRouterbyNon-PipelinedWires;

¾OneorMoreCoresConnectedtoaNI.

Philips:Ætherial

数字和DSP系统平台级设计与实现第106页

NoC例子：MicroNetwork

¾Background;

–在OCB结构中，计算与信息传递之间的分离程度不高.

–要想在Cores之间进行直接连接，必须要有这些Cores详

细的先验知识：timing,protocol,andperformance

characteristics.

54

数字和DSP系统平台级设计与实现第107页

NoC例子：MicroNetwork

¾Sonics,Inc.’sµNetworks

–结合了TDMA(TimeDivisionMultipleAccess)带宽共享机制

和fullypipelined/fixed-latencybus(duetonon-hierarchical

natureofthebus).

–同时传递data,test,andcontrol信息.

–不分层的总线结构，设计和验证简单.

数字和DSP系统平台级设计与实现第108页

NoC例子：MicroNetwork

¾µNetworksComponents

–每个IPcore通过OpenCoreProtocolInterface与“Agent”进

行信息传递.

–Agents通过TDMA总线网络互相传递信息.

SiliconBackplane

Agent™

OpenCore

Protocol™

SiliconBackplane™

(patented)

MultiChip

Backplane™{DSP

MPEG

CPU

DMA

CMEM

IO

55

数字和DSP系统平台级设计与实现第109页

NoC例子：MicroNetwork

CommunicationBetweenChips

MultiChipBackplane

SiliconBackplane

CPU-BadASSP

ASSP

FPGA

Seamlessintegrationofprotocols

数字和DSP系统平台级设计与实现第110页

NoC例子：RoutePackets

¾PrentedbyStanfordComputerSystemsLaboratory.

¾Networktoreplaceglobalwiring

–ConcentratesonthewiringproblemintheSoCback-enddesign.

–UofroutepacketsforcommunicationforIPinterconnectioninSoC

insteadofglobalwires

–Low&predictablecross-talk

56

数字和DSP系统平台级设计与实现第111页

QNoC:QoSNoC

DefineServiceLevels(SLs):

–Signaling

–Real-Time

–Read/Write(RD/WR)

–Block-Transfer

9DifferentQoSforeachSL

数字和DSP系统平台级设计与实现第112页

OtherNoC's

¾SynchronousNoCs

–Bologna/Stanford:xpipes

–KTH:Nostrum

–……

¾AsynchronousNoCs

–Manchester:Chain

57

数字和DSP系统平台级设计与实现第113页

本节内容小结

¾SoC

¾IP

¾On-ChipCommunication

–VirtualComponentInterface（VCI）

–On-ChipBus（OCB）

–Network-on-Chip（NoC）

¾下节课：IPCoreDesign

数字和DSP系统平台级设计与实现第114页

References

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Methodology”,ProceedingsofIEEEComputerSocietyAnnual

SymposiumonVLSI,Apr.2002

[2]r,“Agenericarchitectureforon-chippacket-

switchedinterconnections”,Design,AutomationandTestinEurope

dings,2000,pp.250-256

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IEEEComputer,Vol.35Issue:1,Jan.2002,pp.70-78

[4]no,.,“AStudyonCommunicationIssuesforSystems-on-

Chip”,ProceedingsofIEEEComputerSociety15thSymposiumon

IntegratedCircuitsandSystemsDesign,Sep.2002,pp.121-126

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TestandVerificationImplications”,IEEECommunicationsMagazine,

Vol.41No.9,Sep.2003,pp.74-81

[6]PraveenBhojwani,andRabiMahapatra,“InterfacingCoreswithOn-

ChipPacket-SwitchedNetworks”,ProceedingsofIEEEComputerSociety

16thInternationalConferenceonVLSIDesign,2003

[7],.,“TheImpactofNoCReuontheTestingofCore-bad

Systems”,ProceedingsofIEEEComputerSociety21stVLSITest

Symposium,2003