设计分频器实现：输入时钟频率为50MHZ，输出400HZ、
100HZ、25HZ、1HZ时钟
modulediv(clk_50MHz,clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz);
inputclk_50MHz;
outputclk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz;
regclk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz;
reg[15:0]cnt1;
always@(podgeclk_50MHz)
if(cnt1==16'd62499)
begin
cnt1<=0;
clk_400Hz<=~clk_400Hz;
end
el
cnt1<=cnt11'b1;
reg[1:0]cnt2;
always@(podgeclk_400Hz)
if(cnt2==1'b1)
begin
cnt2<=0;
clk_100Hz<=~clk_100Hz;
end
el
cnt2<=cnt21'b1;
reg[1:0]cnt3;
always@(podgeclk_100Hz)
if(cnt3==1'b1)
begin
cnt3<=0;
clk_25Hz<=~clk_25Hz;
end
el
cnt3<=cnt31'b1;
reg[5:0]cnt4;
always@(podgeclk_100Hz)
if(cnt4==6'd49)
begin
cnt4<=0;
clk_1Hz<=~clk_1Hz;
end
el
cnt4<=cnt41'b1;
endmodule
本文发布于:2022-11-12 19:58:13，感谢您对本站的认可！
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