2的14次方

计算机组成原理常见题（⼆）

型数据通常⽤IEEE754单精度浮点数格式表⽰。若编译器将float型变量x分配在⼀个32位浮点寄存器FR1中，且x=-8.25，则

FR1的内容是（A）。

A.C1040000HB.C1120000H

C.C1000009HD.C1C20000H

2.8位补码定点整数10010101B扩展8位后的值⽤16进制表⽰为（C）

95HD.95FFH

关键的问题是问题：如何将8位⼆进制补码扩展成16位⼆进制补码如果8位⼆进制补码的最⾼位(符号位)为0，那么扩展后的16位补码直接

在最⾼位前⾯添加8个0即可；如果8位⼆进制补码的最⾼位(符号位)为1，那么扩展后的16位补码直接在最⾼位前⾯添加8个1即可；

举例如下：

-13

8位原码：10001101

8位补码：11110011

16位原码：1101

16位补码：10011

在本题中，最⾼位是1，所以为10101

3.假定⽤若⼲个16Kx1位的存储器芯⽚组成⼀个64Kx8位的存储器，芯⽚内各单元连续编址，则芯⽚BFF0H所在的芯⽚的最⼩地址是

（C）

A.4000HB.6000HC.8000HD.0000H

将其想成是⼀间间教室，每间教室有多少座位的问题。也就是说，要⽤多少个16间教室1个座位改造成64个教室8个座位的问题。很明显

的，需要4间教室，每间教室8个座位。那么，有：BFF0=43

43-32=1111/8=1余3，所以，在第2间教室，那么第2间教室的最⼩地址就是8000H

4.以下给出的四种指令中，执⾏时间最长的是（C）

型型型型

要明确的是R表⽰寄存器，S表⽰存储器那就不难理解了。

5.若交址寄存器的编号为X，形式地址为D，则变址寻址的有效地址为：（A）

A.R[X]+DB.R[X]+R[D]C.M[R[X]+D]D.M[R[X]+M[D]]

这道题的关键是知道什么是变址寻址：指定⼀个变址寄存器，这个寄存器中的内容加上形式地址，得到有效地址

6.假定⼀个同步总线的⼯作频率为33MHz，总线共有32位数据线，每个总线时钟传输⼀次数据，则该总线的最⼤数据传输率为（B）

A.66MB/sB.132MB/sC.528MB/sD.1056MB/s

解答：33MHz*32/8bit=132MB/s是按字节进⾏传输的

7.以下关于RAID技术错误的是（C）

技术可以实现海量后备存储系统

技术可提⾼存储系统的可靠性

中的校验信息都存放在⼀个磁盘上

通过多个盘并⾏访问来提⾼速度

RAID（RedundantArrayofIndependentDisks）：独⽴冗余磁盘阵列，简称磁盘阵列。

基于RAID技术，有两个基本的概念：

采⽤分条带，并⾏的⽅式进⾏存储。更有效的数据组织。

采⽤校验、镜像的⽅式对数据安全提供保护。

条带：磁盘中单个或者多个连续的扇区构成⼀个条带。它是组成分条的元素。

分条：同⼀磁盘阵列中的多个磁盘驱动器上的相同“位置”（或者说是相同编号）的条带。

8.启动⼀次DMA传送，外设和主机之间将完成⼀个（D）的数据传输

A.字节B.字C.总线宽度D.数据块

DMA（直接内存存取）⽅式。DMA⽅式是使⽤DMA控制器来管理和控制数据传输的，DMA控制器和CPU共享系统总线，并且都可以独⽴

访问存储器。在使⽤DMA⼯作⽅式进⾏数据传输时，DMA控制器控制了系统总线，由DMA控制器提供存储器地址及必需的读写控制信

号，实现外部设备与存储器之间的数据传输。

10.假定某程序P由⼀个100条指令构成的循环组成，该循环共执⾏50次，在某系统S中执⾏程序P共花了20000个时钟周期，则系统S在执

⾏程序P时的CPI是多少？？

⾸先要明确什么是CPI。CPI：执⾏每条指令所需的时钟周期数。

共执⾏指令条数：100*50=5000条

CPI=20000/5000=4

11.画出补码加减运算部件图

12.什么是“程序访问的局部性”，存储系统中哪⼀级采⽤了程序访问的局部性原理？

程序访问的局部性是指程序执⾏时对存储器的访问是不均匀的，因为指令和数据在存储器中的存储位置的分布不是随机的，⽽是相对簇集

的。

存储系统cache-主存级，主存和辅存级都⽤到了程序访问的局部性原理

13.设某主机主存容量为16MB，Cache容量为16KB，每字块32字节，设计⼀个四路组相映联映像的Cache组织，画出主存地址字段中各

段位数

解答：

对于Cache,即⾼速缓存，是⽤来解决主存与CPU速度不匹配问题，Cache的出现使得CPU可以不直接访问主存⽽直接与⾼速Cache交换信

息。由于程序访问的局部性原理可以很容易设想只要将CPU近期要⽤到的程序和数据提前从主存送到Cache,那么就可以做到CPU在⼀定时

间内只访问Cache，这样CPU与⾼速Cache进⾏通信，就⼤⼤提⾼了计算机的运⾏速度。

CPU和Cache（或主存）信息交换的单位是字，但是Cache和主存信息交换的单位是块。

在⽹上看到⼀个解释CPU和Cache和主存和辅存之间的关系觉得很有趣：

CPU就好⽐是⼀个⼯作效率很⾼的皇上，假如他要召见⼀个住在辅存的⼤⾂但是但是很明显的是，如果每次召见的⼈都住得很远，那么效率

肯定就很低，于是，在CPU和辅存之间就建⽴了⼀个驿站（主存）。但是，考虑到之后皇上可能会召见与这个⼤⾂有关的⼈，所以，要做好

提前的准备，因为如果这个⼤⾂回去之后，需要召见下⼀个⼈，皇上可不想等，因为这样很浪费时间，所以⼜在主存和CPU之间建造了⼀个

房⼦（Cache），那么有可能被召见⼈就在这个房⼦⾥⾯等，这样就节省了时间了。

为什么要有主存和Cache的映射：因为Cache⽐较⼩，需要将主存中的部分程序按照某种规则装⼊其中

什么叫按字节编址：

现在回顾题⽬，因为每字块为32字节，所以有2的五次⽅=23，所以块内地址为5

因为Cache容量为16KB，161024/32=512，所以理论上是512⾏，但是因为是四路组相联，所以512/4=128，所以总共有7⾏

因为主存容量为16MB，所以有161024*1024=2的24次⽅

标记=24-5-7=12

14.设某机能够完成120条指令，CPU有8个通⽤寄存器，主存容量为16K字，采⽤寄存器-存储器型指令，预使指令能够直接访问主存的任

⼀地址，指令字长应取多少，画出指令格式。

操作码：因为可以完成120条指令，所以有2的7次⽅=128>120，所以需要7位

地址码：16k=16*1024b=2的14次⽅，所以需要地址码14位

因为有8个通⽤寄存器，所以寄存器编号3

15.什么是数据冒险？怎么解决？

数据冒险是在指令流⽔线中，后⾯的数据需要⽤到前⾯指令的结果，但是前⾯指令的结果还未产⽣的现象。

解决：

1.硬件阻塞

2.软件插⼊“NOP”指令

3.合理实现寄存器堆读/写操作

4.转发（旁路）技术

16.总线集中式裁决三种：链式查询，计数器定时查询和独⽴请求

链式查询⽅式对电路故障最敏感，独⽴请求裁决⽅式速度最快

17.I/O设备与主机进⾏数据交换有三种⽅式：程序查询⽅式，中断⽅式，DMA（直接存储器存取）⽅式。

其中，程序查询⽅式和中断⽅式都是数据直接和CPU进⾏交换，DMA⽅式是数据直接和主存进⾏数据交换。