湖北大学专业

2022年湖北大学计算机科学与技术专业《计算机组成原理》科目期末

试卷B（有答案）

一、选择题

1、下述说法中正确的是（）。

I.半导体RAM信息可读可写，且断电后仍能保持记忆

Ⅱ.动态RAM是易失性RAM，而静态RAM中的存储信息是不易失的

Ⅲ.半导体RAM是易失性RAM，但只要电源不断电，所存信息是不丢失的

IV.半导体RAM是非易失性的RAM

A.I、ⅢB.只有ⅢC.Ⅱ、IVD.全错

2、关于Cache的3种基本映射方式，下面叙述中错误的是（）。

的地址映射有全相联、直接和多路组相联3种基本映射方式

B.全相联映射方式，即主存单元与Cache单元随意对应，线路过于复杂，成本太高

C.多路组相联映射是全相联映射和直接映射的一种折中方案，有利于提高命中率

D.直接映射是全相联映射和组相联映射的一种折中方案，有利于提高命中率

3、计算机中表示地址时，采用（）。

A.原码B.补码C.移码D.无符号数

4、关于浮点数在IEEE754标准中的规定，下列说法中错误的是（）。

I.浮点数可以表示正无穷大和负无穷大两个值

Ⅱ.如果需要，也允许使用非格式化的浮点数

Ⅲ.对任何形式的浮点数都要求使用隐藏位技术

IⅣ.对32位浮点数的阶码采用了偏移值为l27的移码表示，尾数用原码表示

5、有如下C语言程序段：（）

shortsi=-32767；unsignedshortusi=si；执行上述两条语句后，usi的值为

A.-32767B.32767C.32768D.32769

6、某同步总线采用数据线和地址线复用方式，其中地址/数据线有32根，总线时钟频率

为66MHz，每个时钟周期传送两次数据（上升沿和下降沿各传送一次数据），该总线的

最大数据传输率（总线带宽）是（）。

A.132MB/sB.264MB/sC.528MB/sD.1056MB/s

7、为了对n个设备使用总线的请求进行仲裁，如果使用独立请求方式，则需要（）根

控制线。

2n+2C.2nD.3

8、下列选项中，能缩短程序执行时间的措施是（）。

1.提高CPU时钟频率Ⅱ.优化数据通路结构ll.对程序进行编译优化

A.仪I、ⅡB.仅I、ⅢC.仅Ⅱ、ID.I、Ⅱ、Ⅲ

9、完整的计算机系统应该包括（）。

A.运算器、存储器、控制器

B.外部设备和主机

C.主机和应用程序

D.主机、外部设备、配套的软件系统

10、在具有中断向量表的计算机中，中断向量地址是（）。

A.子程序入口地址

B.中断服务程序入口地址

C.中断服务程序入口地址的地址

D.例行程序入口地址

11、在独立编址的方式下，存储单元和I/O设备是靠（）来区分的。

A.不同的地址码

B.不同的地址线

C.不同的指令

D.不同的数据线

12、指令译码器进行译码的是（）

A.整条指令

B.指令的操作码字段

C.指令的地址

D.指令的操作数字段

13、某计算机的指令流水线由4个功能段组成，指令流经各功能段的时间（忽略各功能段

之间的缓存时间）分别为90ns，80ns、70ns和60ns，则该计算机的CPU时钟周期至

少是）（）。

A.90nsB.80nsC.70nsD.60ns

14、执行操作的数据不可能来（）。

A.寄存器B.指令本身C.控制存储器D.存储器

15、某机器字长为32位，存储器按半字编址，每取出一条指令后PC的值自动+2，说明

其指令长度是（）。

A.16位B.32位C.128位D.256位

二、填空题

16、主存储器容量通常以KB表示，其中K=______；硬盘容量通常以GB表示，其中

G=______

17、对存储器的要求是________、________、________为了解决这三个方面的矛盾。计算机

采用多级存储器体系结构。

18、堆栈是一种特殊的数据寻址方式，它采用________原理。按结构不同，分为________

堆栈和________堆栈。

19、存储_______并按_______顺序执行，这是冯·诺依曼型计算机的工作原理。

20、计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用______传送、

______传送、______传送。

21、主存储器的性能指标主要是_______、_______存储周期和存储器带宽。

22、一位十进制数，用BCD码表示需要________位二进制码，用ASCII码表示需要

________位二进制码。

23、主存储器的性能指标主要是存储容量、存取时间、_______和_______

24、并行I/O接口_______和串行I/O接口_______是两个目前最具权威性和发展前景的标

准接

25、流水CPU中的主要问题是_________相关，_________相关和_________相关；为此需要

采用相应的技术对策，才能保证流水畅通而不断流。

三、名词解释题

26、透明：

27、型微指令：

28、分辨率：

29、固件：

四、简答题

30、对于二地址指令而言，操作数的物理地址可安排在什么地方？举例说明。

31、简述多重中断系统中CPU响应中断的步骤。

32、半导体存储器芯片的译码驱动方式有几种？

33、什么叫指令？什么叫微指令？二者有什么关系？

五、计算题

34、设有一个1MB容量的存储器，字长为32位，问：

1）若按字节编址，地址寄存器、数据寄存器各为几位？编址范围为多大？

2）若按半字编址，地址寄存器、数据寄存器各为几位？编址范围为多大？

3）若按字编址，地址寄存器、数据寄存器各为儿位？编址范围为多大？

35、设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称

存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择

应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明

有几种解答。

36、假设一个32位的处理器配有16位的外部数据总线，时钟频率为50MHz，若总

线传输的最短周期为4个时钟周期，试问处理器的最大数据传输率是多少？若想提

高一倍数据传输率，可采用什么措施？

六、综合题

37、假设指令流水线分为取指令（IF）、指令译码/读寄存器（ID）、执行/有效地

址计算（EX）、存储器访问（MEM）、结果写回寄存器（WB）5个过程段。现有

下列指令序列进入该流水线。

①ADDR1，R2，R；

②SUBR4，R1，R5；

③ANDR6，R1，R7；

④ORR8，R1，R9；

⑤XORR10，R1，R11；

请回答以下问题：

1）如果处理器不对指令之间的数据相关进行特殊处理，而允许这些指令进

入流水线，试问上述指令中哪些将从未准备好数据的R1寄存器中取到错误的数据？

2）假如采用将相关指令延迟到所需操作数被写回到寄存器后再执行的方式，

以解决数据相关的问题，那么处理器执行该指令序列需占用多少个时钟周期？

38、某计算机采用页式虚拟存储管理方式，按字节编址，虚拟地址为32位，物理

地址为24位，页大小为8KB:TLB采用全相联映射；Cache数据区大小为64KB，按2

路组相联方式组织，主存块大小为64B。存储访问过程的示意图如图所示。

请回答下列问题。

1）图中字段A~G的位数各是多少？TLB标记字段B中存放的是什么信息？

2）将块号为4099的主存块装入到Cache中时，所映射的Cache组号是多少？

对应的H字段内容是什么？

3）Cache缺失处理的时间开销大还是缺页处理的时间开销大？为什么？

4）为什么Cache可以采用直写（WriteThrough）策略，而修改页面内容

时总是采用回写（WriteBack）策略？

39、图是从实时角度观察到的中断嵌段。试问：这个中断系统可实现几重中断？

请分析图中的中断过程。

参考答案

一、选择题

1、D

2、D

3、D

4、C

5、D

6、C

7、C

8、D。“

9、D

10、C

11、C

12、B

13、A

14、C

15、B

二、填空题

16、210230

17、容量大速度快成本低

18、先进后出寄存器存储器

19、程序地址

20、并行串行复用

21、存储容量存取时间

22、47

23、存储周期存储器带宽

24、SCSIIEEE1394

25、资源数据控制

三、名词解释题

26、透明：

在计算机中，从某个角度看不到的特性称该特性是透明的。

27、型微指令：

一种微指令类型，设置微操作码字段，采用微操作码编码法，由微操作码规定微指令的功

能。

28、分辨率：

衡量显示器显示清晰度的指标，以象素的个数为标志。

29、固件：

固化在硬件中的固定不变的常用软件。

四、简答题

30、答：对于二地址指令而言，操作数的物理地址可安排在寄存器内、指令中或内存单元

内等。

31、答：（1）、关中断。暂时禁止所有中断；（2）、保护现场信息，包括保存pc的值；

（3）、判别中断条件根据中断优先条件，从而确定中断服务程序的地址；（4）、开中断，

设置cpu优先级为当前中断优先级，允许响应外部中断。（5）、执行中断服务程序。完

成中断请求的操纵；（6）关闭中断，暂时禁止所有中断；（7）恢复现场保护，包括pc

的值（8）、开中断，继续执行源程序；

32、答：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码

信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，

行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称

矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。

33、答：指令，即指机器指令。每一条指令可以完成一个独立的算术运算或逻辑运算操作。

控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令叫做微命令，而

一组实现一定操作功能的微命令的组合，构成一条微指令。许多条微指令组成的序列构成

了微程序，微程序则完成对指令的解释执行。

五、计算题

34、解析：字长为32位，若按半字编址，则每个存储单元存放16位；若按字编址，

则每个存储单元存放32位。

1）若按字节编址，1MB=220

×8bit，地址寄存器为20位，数据寄存器为8

位，编址范围为00000H~FFFFFH。

2）若按半字编址，1MB=20×8bit=219

×16bit，地址寄存器为19位，数据

寄存器为16位，编址范围为00000H~7FFFFH。

3）若按字编址，1MB=20×8bit=218×32bit，地址寄存器为18位，数据寄

存器为32位，编址范围为00000H~3FFFFH。

归纳总结：主存容量确定后，编址单位越大，对应的存储单元数量就越少。

因此，随着编址单位的变大，地址寄存器的位数减少，数据寄存器的位数增加。其

实这个可以这么来理解，医院需要放置1000个床位，每个房间放的床位多了，需

要的房间自然就少了。

35、解析：存储基元总数=64K×8位=512K位=219

位。

思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因

为地址位数和字数成2的幂的关系，可较好地压缩线数。

设地址线根数为a，数据线根数为b，则片容量为2

a×b=219

；b=2

19-a

。

若a=19，b=l，总和=19+1=20；

若a=18，b=2，总和=18+2=20；

若a=17，b=4，总和=17+4=21；

若a=16，b=8，总和=16+8=24；

由上可看出，片字数越少，片字长越长，引脚数越多。片字数、片位数均按

2的幂变化。

通过证明也是能得出结论的，我们要最小化a+b=a+2

19-4

。

令F（a）=a+b=a+2

19-4

，对a求导后，得到1-ln2×a×29。

在1≤a≤l8时，F是单调递减函数，所以在这个区间最小值为F（18）=20，

剩下F（19）=20。

所以得出结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分

配方案有两种：地址线=19根，数据线=1根；地址线=18根，数据线=2根。

36、解析：根据时钟频率可计算出总线传输的最短传输周期为

T=4/（50MHz）=80×10-9s

对于总线宽度为16位的总线，最大数据传输率为

16bit/T=2B/（80×10-9s）=25MB/s

若想提高一倍数据传输率，可采用两种方式：

1）将总线宽度扩大为32bit，CPU时钟频率仍为50MHz，则数据传输率为

32bit/T-4B/（80×10-9s）=50MB/s

2）将时钟频率扩大为100MHz，总线宽度仍为16bit，根据时钟频率可计算

出总线传输的最短传输周期为

T=4/（100MHz）=40×10-9s

此时最大数据传输率为

16bit/T=2B/（40×10-9s）=50MB/s

六、综合题

37、解析：

1）由题中指令序列可见，ADD指令后的所有指令都用到ADD指令的计算结果。

表列出了未采用特殊处理的流水线示意，表中ADD指令在WB段才将计算结果写入

寄存器R，中，但SUB指令在其ID段就要从寄存器R1中读取该计算结果。同样

AND指令、OR指令也将受到这种相关关系的影响。ADD指令只有到第5个时钟周

期末尾才能结束对寄存器R的写操作，使XOR指令可以正常操作，因为它在第6个

时钟周期才读寄存器R1的内容。

2）表是对上述指令进行延迟处理的流水线示意。由表可见，从第一条指令进入流

水线到最后一条指令流出流水线，共需12个时钟周期。

38、解析：

1）页大小为8KB，页内偏移地址为13位，故A=B=32-l3=19；D=13；C=24-

13=l1：主存块大小为64B，故G=6。2路组相联，每组数据区容量有

64B×2=128B，共有64KB/128B=512组，故F=9：E=24-G-F=24-6-9=9。因而

A=19，B=19，C=11，D=l3，E=9，F=9，G=6。TLB中标记字段B的内容是虚

页号，表示该TLB项对应哪个虚页的页表项。

2）块号4099=000011B，因此所映射的Cache组号是

000000011B=3，对应的H字段内容为000001000B。

3）Cache缺失带来的开销小，而处理缺页的开销大。因为缺页处理需要访问磁盘，

而Cache缺失只访问主存。

4）因为采用直写策略时需要同时写快速存储器和慢速存储器，而写磁盘比写主存

慢得多，所以，在Cache——主存层次，Cache可以采用直写策略，而在主存—

—外存（磁盘）层次，修改页面内容时总是采用写回策略。

39、解析：该中断系统可以实现5重中断。中断优先级的顺序是，优先权1最高，

而现行程序运行于最低优先权（不妨设优先权为6）。图7-21中出现了4重中断，

其中断过程如下：现行程序运行到T1时刻，响应优先权4的中断源的中断请求并进

行中断服务。到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中

断源的中断请求，暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，

又被优先权2的中断源所中断，直至T6时刻，返回优先权3的中断服务。到T7时刻，

优先权1的中断源发出中断请求并被响应，到T8时刻优先权1中断服务完毕，返回

优先权3的服务程序。到T10时刻优先权3中断服务结束，返回优先权4的中断服务。

到T11时刻优先权4的中断服务结束，最后返回现行程序。在图中，优先权3的中断

服务程序被中断2次，而优先权5的中断请求没有发生。